JAJSX35 September   2025 CDCLVP111-SEP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1 差動電圧測定に関する用語
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
    4. 7.4 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 ライン カード アプリケーション用ファンアウト バッファ
        1. 8.2.1.1 設計要件
        2. 8.2.1.2 詳細な設計手順
          1. 8.2.1.2.1 LVPECL 出力の終端
          2. 8.2.1.2.2 入力の終端
        3. 8.2.1.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
      1. 8.3.1 電源フィルタリング
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1.     付録：パッケージ･オプション
    2. 11.1 テープおよびリール情報

4 ピン構成および機能

図 4-1 CDCLVP111-SEP VFP パッケージ 32 ピン LQFP 上面図CDCLVP111-SEP
表 4-1 ピンの機能
ピン タイプ 説明
名称 番号
CLK_SEL (1) 2 入力 クロックの選択。CLK0とCLK1の入力ペアを選択するために使います。LVTTL/LVCMOS 機能互換。
CLK0(1) 3 入力 正の差動 LVECL/LVPECL 入力ペア
CLK0(2) 4 入力 負の差動 LVECL/LVPECL 入力ペア
CLK1(1) 6 入力 正の差動 LVECL/LVPECL 入力ペア
CLK1(2) 7 入力 負の差動 LVECL/LVPECL 入力ペア
Q9、Q8、Q7、Q6、Q5、Q4、Q3、Q2、Q1、Q0 11、13、15、18、20、22、24、27、29、31 出力 LVECL/LVPECL クロック出力は、CLKn の低スキューコピーを提供します。
Q9、Q8、Q7、Q6、Q5、Q4、Q3、Q2、Q1、Q0 10、12、14、17、19、21、23、26、28、30 出力 LVECL/LVPECL相補クロック出力は、CLKnのコピーを提供します。
VBB 5 電源 シングルエンド入力動作用のリファレンス電圧出力
VCC 1、9、16、25、32 電源 電源電圧
VEE 8 電源 ECL モードでのデバイス グランドまたは負電源電圧
サーマル パッド DAP 接続なし VEE に接続するか、フローティングのままにすることが可能です。パッドは電気的にフローティングしています。
(1) CLK_SEL および CLKn プルダウン抵抗 = 75kΩ
(2) CLKn プルアップ抵抗 = 37.5kΩ およびプルダウン抵抗 = 50kΩ。