UCC35131-Q1 の統合絶縁電源ソリューションは、システム設計の簡素化、基板面積の使用低減を可能にします。最適な性能を実現するために適切な PCB レイアウトについては、これらのガイドラインに従ってください。適切な熱 PCB 設計を実現するには、外付け層上に 2 オンスの銅箔を使用した最低 4 層の PCB 層スタックを推奨します。信号トラックを配線したり、UCC35131-Q1 の直下に部品を配置したりすることは推奨しません。

1. VIN ピンと GNDP ピンの間の入力コンデンサ：
   1. 0.1μF 高周波バイパス コンデンサ (C3) はピン 3、4 (VIN) およびピン 5 ～ 8 (GNDP) のできるだけ近く、PCB 上で IC と同じ側に配置します。最適な配置のために望ましいサイズは、0402 セラミック SMD 以下です。10MHz から 30MHz までの範囲の自己共振周波数は、内部絶縁型コンバータのスイッチング周波数ノイズに対して低インピーダンスのデカップリングを実現するために最も理想的です。高周波電流がコンデンサを流れて強制的に流れるように、バイパス コンデンサと IC ピンの間にビアを配置しないでください。
   2. 図 8-6に示すように、バルク VIN コンデンサ (C2) は可能な限り近く、0.1μF 高周波バイパス コンデンサ (C3) と平行に、PCB 上で IC と同じ側に配置します。
2. パワー グッド ピン デカップリング コンデンサ：デカップリング コンデンサは、ピン 2 (パワー グッド ピン) の近くに、PCB の UCC35131-Q1 と同じ側に配置する必要があります。図 8-6に示す C13 の配置を参照してください。
3. VDD ピンと COM ピンの間の出力コンデンサ：
   1. 0.1μF 高周波バイパス コンデンサ (C5) は、ピン 12 (VDD) およびピン 10、11 (COM) のできるだけ近く、PCB と同じ側に IC として配置します。最適な配置のために望ましいサイズは、0402 セラミック SMD 以下です。10MHz から 30MHz までの範囲の自己共振周波数は、内部絶縁型コンバータのスイッチング周波数ノイズに対して低インピーダンスのデカップリングを実現するために最も理想的です。高周波電流がコンデンサを流れて強制的に流れるように、バイパス コンデンサと IC ピンの間にビアを配置しないでください。
   2. 図 8-6に示すように、バルク VDD-COM コンデンサ (C8) は可能な限り近く、0.1μF 高周波バイパス コンデンサ (C5) と平行に、PCB 上で IC と同じ側に配置します。
4. VEE ピンと COM ピンの間の出力コンデンサ：
   1. 2.2μF の高周波バイパス コンデンサ (C9) は、VEE および COM ピンのできるだけ近くに配置します。3MHz から 4MHz までの自己共振周波数は、3.3μH のインダクタ (L1) を選択した昇降圧コンバータのスイッチング周波数ノイズに対して低インピーダンスのデカップリングを実現するために最も理想的です。VEE 昇降圧コンバータのコンデンサと内部ローサイド MOSFET との間のスイッチング ループを低減するために、コンデンサを PCB のさまざまな側に配置し、ビアを使用して接続することも可能です。さらに、コンデンサを異なる側に配置すると、VDD ピンと COM ピンのデカップリング コンデンサの配置が簡素化されます。図 8-10に、C9 と L1 を PCB の底面に配置する例を示します。
5. VEE ピンと BSW ピンの間のショットキー ダイオード：
   1. UCC35131-Q1 は昇降圧ピーク電流制限が高いためです。VEE と BSW との間に低寄生インダクタンス SMD ショットキー ダイオード D_BB を接続し、下の図で強調されている DBB、LBB、CVEE の間に示す電力ループを最小化して、内部ボディ ダイオードの損失を低減し、全体的な効率を向上させます。
   図 8-5 ショットキー ダイオード電力ループ
6. 帰還：
   1. COMA は、すべての PCB 層を通して COM プレーンから絶縁する必要があります。1 つのビアを使用して、FBVEE ピンのローサイド フィルタ コンデンサと同じように、FBVDD ピンからローサイド抵抗およびフィルタ コンデンサに直接接続します。
   2. RFBVDDの帰還抵抗 (R6 と R7) とデカップリング セラミック コンデンサ (C6) は、IC の近くに配置します。
   3. 上側の帰還抵抗はローサイド抵抗の隣に配置し、両方の抵抗と FBVDD ピンへのシングル接続を行い、短い直接接続を行う。安定化レール (VDD -COM) を検出するための上側接続は、最高の精度と最高の過渡応答を実現するため、VDD バイアス コンデンサの遠隔地、ゲート ドライバ ピンの近くに接続する必要があります。
   4. VEE 帰還抵抗 (R5) は FBVEE (ピン 15) の隣にデカップリング セラミック コンデンサ (C4) を配置する必要があります。また、レギュレートされたレール (COM-VEE) を検出するための接続は、最高の精度と最高の過渡応答を実現するために、ゲート ドライバ ピンの近くに配線して COM バイアス コンデンサの遠隔地に接続する必要があります。
   5. デュアル出力モードを使用する場合、昇降圧インダクタ (L1) と 2.2μF デカップリング セラミック コンデンサ (C9) を実装する必要があります。これらのピンは、IC の反対側に配置することも、IC と同じ層に配置することもできます。
   6. 図 8-7にレイアウト例を示します。ここで、L2 (黄) はレイヤ 2 に配線され、L3 (緑) はレイヤ 3 に配線されています。
7. サーマルビア：UCC35131-Q1 の内部トランスは、リード フレームに直接接続します。そのため、以下の手順で概要を説明するように、PCB に十分なスペースと適切なヒートシンクを確保することが重要です。
   1. VIN、GNDP、VDD、COM ピンを、複数のビアを介して内部のグランドまたは電源プレーンに接続することを推奨します。または、これらのピンに接続されるポリゴンをできるだけ幅広くします。
   2. PCB の上面 GNDP 銅を底面の GNDP 銅に接続する、複数のサーマル ビアを使用します。可能であれば、外付けの PCB 層の上下に 2 オンスの銅箔を使用することを推奨します。
   3. PCB の上面 VEE 銅を底面の VEE 銅に接続する、複数のサーマル ビアを使用します。可能であれば、外付けの PCB 層の上下に 2 オンスの銅箔を使用することを推奨します。
   4. 最上層と最下層の銅を接続するサーマル ビアも、内部の銅層に接続して、熱抽出をさらに改善することができます。
   5. サーマル ビアは以下のパターンに似たものにしますが、可能な限り銅箔部分を使用します。TI では、直径 30mil、穴サイズ 12mil のサーマル ビアを使用することを推奨します。
   6. 図 8-8 にレイアウトの例を示します。銅の面積が少ない場合は、ピン 5 ～ 8 (1 次側) と 9 ～ 11 (2 次側) の近くに配置し、設計で可能な限り多くのサーマル ビアを使用します。
8. 沿面距離：データシートに規定されている沿面距離、空間距離、電圧絶縁定格を完全に維持するため、UCC35131-Q1 の直下に信号パターンを配線したり、部品を配置したりしないようにします。定義された絶縁バリア全体で、空間距離を赤色でハイライトしたままにします。基本絶縁でのキープアウトの空間距離は、強化絶縁要件 (8.2mm) より 50% 短くできます。8.2Mm を使用すると、追加のマージンが得られます。図 8-9 にレイアウトの例を示します。
9. ゲート ドライバの出力コンデンサ：C_{VDD_GD} (C11 と C12) および C_{VEE_GD} (C10) は、UCC35131-Q1 Excel カリキュレータ ツールで参照されるリファレンス指定子です。C11 と C12 は VDD と COM との間のコンデンサ、C10 は COM と VEE との間のコンデンサです。C10 ～ 12 はゲート ドライバ IC が必要とするコンデンサです。
   1. 最適なデカップリングとゲート ドライバのスイッチング性能を実現するため、C_{VDD_GD} と C_{VEE_GD} は、ゲート ドライバ IC の隣に配置する必要があります。
   2. 最適な電圧レギュレーションを実現するため、VEE (FBVEE) および VDD (FBVDD) からの帰還パターンは、できる限り直流に配置し、電圧帰還をゲート ドライバ IC の近くにある VDD および VEE コンデンサで直接検出できるようにします。