JAJU809 march   2023

 

  1.   1
  2.   概要
  3.   リソース
  4.   特長
  5.   アプリケーション
  6.   6
  7. 1システムの説明
    1. 1.1 主なシステム仕様
  8. 2システム概要
    1. 2.1 設計ブロック図
    2. 2.2 主な使用製品
      1. 2.2.1 LMK04832-SP
      2. 2.2.2 LMX2615-SP
      3. 2.2.3 CDCLVP111-SP
      4. 2.2.4 ADC12DJ3200QML-SP
    3. 2.3 設計手順
      1. 2.3.1 複数の JESD204B の同期要件
      2. 2.3.2 クロック・ツリーの設計
        1. 2.3.2.1 クロック周波数の計画
        2. 2.3.2.2 クロック・ツリーのコンポーネント
          1. 2.3.2.2.1 クロック・リファレンス
          2. 2.3.2.2.2 クロック・リファレンス・バッファ
          3. 2.3.2.2.3 クロック分配
          4. 2.3.2.2.4 周波数合成
        3. 2.3.2.3 位相遅延の調整オプション
        4. 2.3.2.4 位相ノイズの最適化
        5. 2.3.2.5 シングル・イベント効果 (SEE) の検討事項
        6. 2.3.2.6 MIMO システム用クロック・ツリーの拡張
      3. 2.3.3 パワー・マネージメント
        1. 2.3.3.1 電源設計の検討事項
        2. 2.3.3.2 放射線耐性強化 (Rad-Hard) 電源ツリー
          1. 2.3.3.2.1 放射線耐性保証 (RHA) 負荷スイッチ
          2. 2.3.3.2.2 放射線耐性保証 (RHA) DC/DC 降圧コンバータ
          3. 2.3.3.2.3 放射線耐性保証 (RHA) 低ドロップアウト (LDO) レギュレータ
            1. 2.3.3.2.3.1 3.3V リニア・レギュレータ
            2. 2.3.3.2.3.2 4.5V リニア・レギュレータ
        3. 2.3.3.3 過電流検出回路
  9. 3ハードウェアとソフトウェアの使用開始
    1. 3.1 ハードウェアの構成
      1. 3.1.1 クロッキング・ボードのセットアップ
        1. 3.1.1.1 電源
        2. 3.1.1.2 入力リファレンス信号
        3. 3.1.1.3 入力同期信号
        4. 3.1.1.4 出力信号
        5. 3.1.1.5 プログラミング・インターフェイス
        6. 3.1.1.6 FMC+ アダプタ・ボードのセットアップ
        7. 3.1.1.7 ADC12DJ3200 EVM のセットアップ
        8. 3.1.1.8 TSW14J57EVM のセットアップ
        9. 3.1.1.9 マルチチャネル同期のセットアップ
    2. 3.2 ソフトウェア
      1. 3.2.1 必要なソフトウェア
      2. 3.2.2 クロッキング・ボードのプログラミング・シーケンス
      3. 3.2.3 ADC12DJ3200CVAL EVM のプログラミング・シーケンス
      4. 3.2.4 TSW14J57EVM の評価プログラミング・シーケンス
  10. 4テストと結果
    1. 4.1 テスト構成
    2. 4.2 結果
      1. 4.2.1 位相ノイズの測定結果
      2. 4.2.2 マルチチャネル・クロックの位相揃え
      3. 4.2.3 信号チェーンの性能
      4. 4.2.4 チャネル間スキューの測定
    3. 4.3 まとめと結論
  11. 5設計とドキュメントのサポート
    1. 5.1 設計サポート
      1. 5.1.1 回路図
      2. 5.1.2 部品表 (BOM)
    2. 5.2 ドキュメントのサポート
    3. 5.3 サポート・リソース
    4. 5.4 商標
  12. 6著者について
    1. 6.1 謝辞

設計手順

複数のデータ・コンバータを使用する信号チェーンには、データ・コンバータのすべてのサンプリング・インスタンスが確実に揃えられるよう、同期されたクロックが必要です。ただし、JESD204B ベースのデータ・コンバータの場合、性能を向上させるには、デバイス同期に関する次の要件が重要です。

  • 低位相ノイズの ADC サンプリング・クロック (DEVCLK) の生成
  • 各データ・コンバータでのデバイス・クロックの位相揃え
  • 適切なタイミング・マージンによる SYSREF 信号の生成とキャプチャ
  • 適切かつ柔軟なバッファ・リリース・ポイントにより、決定論的なレイテンシを実現

ADC と FPGA との間の SERDES レーンは、長さが一致する必要はありません。JESD204B の同期手法により、遅延の変動は吸収されます。