JAJU809 march   2023

 

  1.   1
  2.   概要
  3.   リソース
  4.   特長
  5.   アプリケーション
  6.   6
  7. 1システムの説明
    1. 1.1 主なシステム仕様
  8. 2システム概要
    1. 2.1 設計ブロック図
    2. 2.2 主な使用製品
      1. 2.2.1 LMK04832-SP
      2. 2.2.2 LMX2615-SP
      3. 2.2.3 CDCLVP111-SP
      4. 2.2.4 ADC12DJ3200QML-SP
    3. 2.3 設計手順
      1. 2.3.1 複数の JESD204B の同期要件
      2. 2.3.2 クロック・ツリーの設計
        1. 2.3.2.1 クロック周波数の計画
        2. 2.3.2.2 クロック・ツリーのコンポーネント
          1. 2.3.2.2.1 クロック・リファレンス
          2. 2.3.2.2.2 クロック・リファレンス・バッファ
          3. 2.3.2.2.3 クロック分配
          4. 2.3.2.2.4 周波数合成
        3. 2.3.2.3 位相遅延の調整オプション
        4. 2.3.2.4 位相ノイズの最適化
        5. 2.3.2.5 シングル・イベント効果 (SEE) の検討事項
        6. 2.3.2.6 MIMO システム用クロック・ツリーの拡張
      3. 2.3.3 パワー・マネージメント
        1. 2.3.3.1 電源設計の検討事項
        2. 2.3.3.2 放射線耐性強化 (Rad-Hard) 電源ツリー
          1. 2.3.3.2.1 放射線耐性保証 (RHA) 負荷スイッチ
          2. 2.3.3.2.2 放射線耐性保証 (RHA) DC/DC 降圧コンバータ
          3. 2.3.3.2.3 放射線耐性保証 (RHA) 低ドロップアウト (LDO) レギュレータ
            1. 2.3.3.2.3.1 3.3V リニア・レギュレータ
            2. 2.3.3.2.3.2 4.5V リニア・レギュレータ
        3. 2.3.3.3 過電流検出回路
  9. 3ハードウェアとソフトウェアの使用開始
    1. 3.1 ハードウェアの構成
      1. 3.1.1 クロッキング・ボードのセットアップ
        1. 3.1.1.1 電源
        2. 3.1.1.2 入力リファレンス信号
        3. 3.1.1.3 入力同期信号
        4. 3.1.1.4 出力信号
        5. 3.1.1.5 プログラミング・インターフェイス
        6. 3.1.1.6 FMC+ アダプタ・ボードのセットアップ
        7. 3.1.1.7 ADC12DJ3200 EVM のセットアップ
        8. 3.1.1.8 TSW14J57EVM のセットアップ
        9. 3.1.1.9 マルチチャネル同期のセットアップ
    2. 3.2 ソフトウェア
      1. 3.2.1 必要なソフトウェア
      2. 3.2.2 クロッキング・ボードのプログラミング・シーケンス
      3. 3.2.3 ADC12DJ3200CVAL EVM のプログラミング・シーケンス
      4. 3.2.4 TSW14J57EVM の評価プログラミング・シーケンス
  10. 4テストと結果
    1. 4.1 テスト構成
    2. 4.2 結果
      1. 4.2.1 位相ノイズの測定結果
      2. 4.2.2 マルチチャネル・クロックの位相揃え
      3. 4.2.3 信号チェーンの性能
      4. 4.2.4 チャネル間スキューの測定
    3. 4.3 まとめと結論
  11. 5設計とドキュメントのサポート
    1. 5.1 設計サポート
      1. 5.1.1 回路図
      2. 5.1.2 部品表 (BOM)
    2. 5.2 ドキュメントのサポート
    3. 5.3 サポート・リソース
    4. 5.4 商標
  12. 6著者について
    1. 6.1 謝辞

2.3.2.1 クロック周波数の計画

ボードから、JESD204B 準拠のクロック出力が ADC12DJ3200QML-SP に与えられます。ADC の SNR はクロック・ジッタの影響を直接受けるため、ADC を使用してクロッキング・ボードの性能を分析します。ADC12DJ3200QML-SP は、最大 3.2GHz のクロック周波数で動作できます。LMK04832-SP はシングル PLL モード (PLL2) に構成されており、LMX2615-SP デバイスへの SYSREF_REQ 信号と SYNC 信号を生成します。このリファレンス・デザインの LMK04832-SP は、FMC+ アダプタ・ボードを経由して、FPGA リファレンス・クロック、コア・クロック、SYSREF を TSW14J57 キャプチャ・カードに供給するためにも使用されます。クロック・リファレンスとコア・クロックの周波数はどちらも 160MHz で、SYSREF の周波数は 20MHz です。また、アダプタ・ボードは、データ・コンバータ EVM とキャプチャ・カードとの間のインターフェイスとして機能すると同時に、ADC データ・レーンを FPGA に接続します。

ADC12DJ3200EVMCVAL はデュアル・チャネル・モード (JMODE3) で動作し、1 つのチャネルへの入力のみが供給され、対応する ADC コアからの出力がキャプチャされます。LMK61E2 により、CDCLVP111-SP 経由で LMX2615-SP RF PLL クロック・シンセサイザ・デバイスに対して 100MHz の入力リファレンス周波数が供給されます。位相検出器の周波数も 100MHz に変更されます。ADC 入力では、SNR 測定用のさまざまな入力信号を利用できます。結果については、セクション 4、「テストと結果」を参照してください。

表 2-1 ループ・フィルタの構成
クロック・リファレンスLMK04832-SP クロック PLL2 モードLMX2615-SP PLL シンセサイザADC クロッキングFPGA クロッキング
クロック・リファレンスを選択クロック入力 / 出力の一覧表示クロック入力とクロック出力クロックの入力 / 出力クロックの入力 / 出力
その他のオプション：
  1. VCXO
  2. プログラマブル発振器 (LMK6E12) - 100MHz
  3. 外部リファレンス
入力 REF (OSCin) - 100MHz

出力クロック：

CLKout1 - LMX2615-1 SYSREF_REQ1 (20MHz)

CLKout3 - LMX2615-2 SYSREF_REQ2 (20MHz)

CLKout4 - FPGA2 REFCLK

CLKout5 - LMX2615-1 SYNC1

CLKout6 - FPGA2 CORECLK

CLKout7 - FPGA2 SYSREF

CLKout8 - FPGA1 CORECLK

CLKout9 - FPGA1 SYSREF

CLKout10 - FPGA1 REFCLK

CLKout11 - LMX2615-2 SYNC2

LMX2615-1：

入力 REF (OSCin) - 100MHz

SYNC - SYNC1

SYSREFREQ - SYSREF_REQ1

出力クロック：

RFoutA1 - ADC1 CLK

RFoutB1 - ADC1 SYSREF

LMX2615-2：

入力 REF (OSCin) - 100MHz

SYNC - SYNC2

SYSREFREQ - SYSREF_REQ2

出力クロック：

RFoutA2 - ADC2 CLK

RFoutB2 - ADC2 SYSREF

サンプリング・クロック：3.2GHz

SYSREF - 20MHz

FPGA REFCLK - 160MHz

FPGA CORECLK - 160MHz

FPGA SYSREF - 20MHz