詳細

SerDes PCIe 基準クロック出力は、派生 Refclk モードでデータレートを 8.0GT/s に変更し (受信 Refclk モードではなく)、1 つの SerDes PLL を使用して PCIe TX および RX クロックを生成するときに一時的に無効化されます。これは、このモードでデータレートを 2.5GT/s または 5.0GT/s から 8.0GT/s に変更するときに実行する必要がある PLL の再プログラミングによるものです。

PCIe 基準クロックを使用している一部の外部 PCIe コンポーネントでは、データレートを変更するときにクロックを無効化できない場合があります。しかし、このデバイス ファミリの SerDes は、この基準クロック動作を受け入れる際に問題は発生しません。つまり、1 つのデバイスの SerDes を別のデバイスの SerDes に接続するリンクでは、1 つのデバイスが基準クロックを生成し、もう 1 つのデバイスが基準クロックを受信しても、問題は発生しません。

回避方法

オプション 1：

1 つの PLL を使用して 2.5GT および 5.0GT データレートのクロックを生成し、2 番目の PLL を使用して 8.0GT/s データレートのクロックを生成するように SerDes を構成します。このオプションには、次のような制限があります。

A) 内部 SSC モードを使用する場合、2 つの PLL は互いに同期して拡散しません。これにより、2 つの PLL の周波数間、つまりリンク パートナーの TX と RX の間に最大 5,000ppm の差が生じる可能性があります。このため、内部 SSC モードは推奨されません。

B) SerDes の異なるレーン上で PCIe と同時に使用するプロトコルは、PCIe に使用される 2 つの PLL のうち少なくとも 1 つの PLL 構成を共有することで互換性がある必要があります。

オプション 2：

受信した Refclk モードを使用します。このモードは、個別の出力 Refclk ジッタのエラッタ アドバイザリ (i2241) の影響を受けることに注意してください。

オプション 3：

PCIe インターフェイスを 8.0GT/s データレートで動作させないでください

オプション 4：

外部クロック ソースを使用して、PCIe 基準クロックをリンクのルート コンプレックス デバイスとエンドポイント デバイスの両方に供給します。