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SN74LV125A

AKTIV

4-Kanal-Puffer, 2 bis 5,5 V mit Tri-State-Ausgängen

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Datenblatt

SN74LV125A

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Produktdetails

Technology family LV-A Supply voltage (min) (V) 2 Supply voltage (max) (V) 5.5 Number of channels 4 IOL (max) (mA) 16 Supply current (max) (µA) 20 IOH (max) (mA) -16 Input type Standard CMOS Output type 3-State Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Rating Catalog Operating temperature range (°C) -40 to 125
Technology family LV-A Supply voltage (min) (V) 2 Supply voltage (max) (V) 5.5 Number of channels 4 IOL (max) (mA) 16 Supply current (max) (µA) 20 IOH (max) (mA) -16 Input type Standard CMOS Output type 3-State Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Rating Catalog Operating temperature range (°C) -40 to 125
PDIP (N) 14 181.42 mm² 19.3 x 9.4 SOIC (D) 14 51.9 mm² 8.65 x 6 SOP (NS) 14 79.56 mm² 10.2 x 7.8 SSOP (DB) 14 48.36 mm² 6.2 x 7.8 TSSOP (PW) 14 32 mm² 5 x 6.4 TVSOP (DGV) 14 23.04 mm² 3.6 x 6.4 VQFN (RGY) 14 12.25 mm² 3.5 x 3.5
  • 2-V to 5.5-V VCC Operation
  • Max tpd of 6 ns at 5 V
  • Typical VOLP (Output Ground Bounce) < 0.8 V at VCC = 3.3 V, TA = 25°C
  • Typical VOHV (Output VOH Undershoot) > 2.3 V at VCC = 3.3 V, TA = 25°C
  • Support Mixed-Mode Voltage Operation on All Ports
  • Ioff Supports Partial-Power-Down Mode Operation
  • Latch-Up Performance Exceeds 250 mA Per JESD 17
  • ESD Protection Exceeds JESD 22
    • 4000-V Human-Body Model
    • 200-V Machine Model
    • 2000-V Charged-Device Model
  • 2-V to 5.5-V VCC Operation
  • Max tpd of 6 ns at 5 V
  • Typical VOLP (Output Ground Bounce) < 0.8 V at VCC = 3.3 V, TA = 25°C
  • Typical VOHV (Output VOH Undershoot) > 2.3 V at VCC = 3.3 V, TA = 25°C
  • Support Mixed-Mode Voltage Operation on All Ports
  • Ioff Supports Partial-Power-Down Mode Operation
  • Latch-Up Performance Exceeds 250 mA Per JESD 17
  • ESD Protection Exceeds JESD 22
    • 4000-V Human-Body Model
    • 200-V Machine Model
    • 2000-V Charged-Device Model

The SN74LV125A quadruple bus buffer gate is designed for 2-V to 5.5-V VCC operation.

The SN74LV125A quadruple bus buffer gate is designed for 2-V to 5.5-V VCC operation.
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Technische Dokumentation

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Typ Titel Datum
* Data sheet SN74LV125A Quadruple Bus Buffer Gates With 3-State Outputs datasheet (Rev. O) PDF | HTML 04 Mai 2022

Design und Entwicklung

Weitere Bedingungen oder erforderliche Ressourcen enthält gegebenenfalls die Detailseite, die Sie durch Klicken auf einen der unten stehenden Titel erreichen.

Evaluierungsplatine

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Benutzerhandbuch: PDF | HTML
Nicht verfügbar auf TI.com
Simulationsmodell

HSPICE Model for SN74LV125A

SCEJ247.ZIP (106 KB) - HSpice Model
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SCEM657.ZIP (7 KB) - PSpice Model
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SN74LV125A IBIS Model

SCEM126.ZIP (18 KB) - IBIS Model
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Design guide: PDF
Schaltplan: PDF
Gehäuse Pins Herunterladen
PDIP (N) 14 Optionen anzeigen
SOIC (D) 14 Optionen anzeigen
SOP (NS) 14 Optionen anzeigen
SSOP (DB) 14 Optionen anzeigen
TSSOP (PW) 14 Optionen anzeigen
TVSOP (DGV) 14 Optionen anzeigen
VQFN (RGY) 14 Optionen anzeigen
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Beinhaltete Information:
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