SN74LV166A

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Schieberegister, 8 Bit, Parallellast

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document-pdfAcrobat SN74LV166A 8-Bit Parallel-Load Shift Registers datasheet (Rev. D) (Englisch) PDF | HTML

SN74LV166A

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Produktdetails

Configuration

Parallel-in, Serial-out

Bits (#)

Technology family

LV-A

Input type

Standard CMOS

Output type

Push-Pull

Clock frequency (MHz)

IOL (max) (mA)

IOH (max) (mA)

-12

Supply current (max) (µA)

Features

Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns)

Operating temperature range (°C)

-40 to 85

Rating

Catalog

Configuration

Parallel-in, Serial-out

Bits (#)

Technology family

LV-A

Input type

Standard CMOS

Output type

Push-Pull

Clock frequency (MHz)

IOL (max) (mA)

IOH (max) (mA)

-12

Supply current (max) (µA)

Features

Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns)

Operating temperature range (°C)

-40 to 85

Rating

Catalog

TVSOP (DGV)

23.04 mm² (3.6 mm × 6.4 mm)

TSSOP (PW)

32 mm² (5 mm × 6.4 mm)

SOP (NS)

79.56 mm² (10.2 mm × 7.8 mm)

SOIC (D)

59.4 mm² (9.9 mm × 6 mm)

SSOP (DB)

48.36 mm² (6.2 mm × 7.8 mm)

Operation of 2 V to 5.5 V V_CC
Max t_pd of 10.5 ns at 5 V
Typical V_OLP (Output Ground Bounce) < 0.8 V at V_CC = 3.3 V, T_A = 25°C
Typical V_OHV (Output V_OH Undershoot) 2.3 V at V_CC = 3.3 V, T_A= 25°C
I_off supports partial-power-down-mode operation
Synchronous load
Direct overriding clear
Parallel-to-serial conversion
Latch-up performance exceeds 100 mA per JESD 78, Class II

Operation of 2 V to 5.5 V V_CC
Max t_pd of 10.5 ns at 5 V
Typical V_OLP (Output Ground Bounce) < 0.8 V at V_CC = 3.3 V, T_A = 25°C
Typical V_OHV (Output V_OH Undershoot) 2.3 V at V_CC = 3.3 V, T_A= 25°C
I_off supports partial-power-down-mode operation
Synchronous load
Direct overriding clear
Parallel-to-serial conversion
Latch-up performance exceeds 100 mA per JESD 78, Class II

The ’LV166A devices are 8-bit parallel-load shift registers, designed for 2 V to 5.5 V V_CC operation.

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Technische Dokumentation

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Top-Dokumentation	Typ	Titel	Format-Optionen	Neueste englische Version herunterladen		Datum
*	Datenblatt	SN74LV166A 8-Bit Parallel-Load Shift Registers datasheet (Rev. D)	PDF \| HTML		16.03.2023
	Anwendungshinweis	Power-Up Behavior of Clocked Devices (Rev. B)	PDF \| HTML		15.12.2022

Design und Entwicklung

Weitere Bedingungen oder erforderliche Ressourcen enthält gegebenenfalls die Detailseite, die Sie durch Klicken auf einen der unten stehenden Titel erreichen.

Evaluierungsplatine

14-24-LOGIC-EVM — Generisches Logikprodukt-Evaluierungsmodul für 14-polige bis 24-polige D-, DB-, DGV-, DW-, DYY-, NS-

Das 14-24-LOGIC-EVM-Evaluierungsmodul (EVM) ist für die Unterstützung aller Logikgeräte konzipiert, die sich in einem 14-Pin- bis 24-Pin-D-, DW-, DB-, NS-, PW-, DYY- oder DGV-Gehäuse befinden.

Benutzerhandbuch: PDF | HTML

Unterstützte Produkte und Hardware

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