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SN74LV541A

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8-Kanal-Puffer, 2 bis 5,5 V mit Tri-State-Ausgängen

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SN74LV541A

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Produktdetails

Technology family LV-A Supply voltage (min) (V) 2 Supply voltage (max) (V) 5.5 Number of channels 8 IOL (max) (mA) 16 Supply current (max) (µA) 20 IOH (max) (mA) -16 Input type Standard CMOS Output type 3-State Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Rating Catalog Operating temperature range (°C) -40 to 125
Technology family LV-A Supply voltage (min) (V) 2 Supply voltage (max) (V) 5.5 Number of channels 8 IOL (max) (mA) 16 Supply current (max) (µA) 20 IOH (max) (mA) -16 Input type Standard CMOS Output type 3-State Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Rating Catalog Operating temperature range (°C) -40 to 125
SOIC (DW) 20 131.84 mm² 12.8 x 10.3 SOP (NS) 20 98.28 mm² 12.6 x 7.8 SSOP (DB) 20 56.16 mm² 7.2 x 7.8 TSSOP (PW) 20 41.6 mm² 6.5 x 6.4 VQFN (RGY) 20 15.75 mm² 4.5 x 3.5 VQFN (RKS) 20 11.25 mm² 4.5 x 2.5 VSSOP (DGS) 20 24.99 mm² 5.1 x 4.9
  • Operation of 2-V to 5.5-V V CC
  • Max t pd of 6 ns at 5 V
  • Typical V OLP (output ground bounce) < 0.8 V at V CC = 3.3 V, T A = 25°C
  • Typical V OHV (output V OH undershoot) > 2.3 V at V CC = 3.3 V, T A = 25°C
  • Support mixed-mode voltage operation on all ports
  • I off supports partial-power-down mode operation
  • Latch-up performance exceeds 250 mA per JESD 17
  • Operation of 2-V to 5.5-V V CC
  • Max t pd of 6 ns at 5 V
  • Typical V OLP (output ground bounce) < 0.8 V at V CC = 3.3 V, T A = 25°C
  • Typical V OHV (output V OH undershoot) > 2.3 V at V CC = 3.3 V, T A = 25°C
  • Support mixed-mode voltage operation on all ports
  • I off supports partial-power-down mode operation
  • Latch-up performance exceeds 250 mA per JESD 17

The SN74LV541A device is an octal buffer/driver designed for 2-V to 5.5-V V CC operation.

The SN74LV541A device is an octal buffer/driver designed for 2-V to 5.5-V V CC operation.
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Technische Dokumentation

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Typ Titel Datum
* Data sheet SN74LV541A Octal Buffers/Drivers With 3-State Outputs datasheet (Rev. N) PDF | HTML 02 Aug 2023
Test report TI Power Reference Design for Xilinx(R) Virtex(R)-7 (VC709) (Rev. A) 16 Dez 2014
User guide TI Power Reference Design for Xilinx® Zynq 7000 (ZC702) (Rev. A) 16 Dez 2014
Test report PMP7977 Test Results (Rev. A) 11 Jun 2014
Test report TI Power Reference Design for Xilinx® Artix®-7 (AC701) 12 Mai 2014
User guide PMP7977 User's Guide 11 Sep 2013

Design und Entwicklung

Weitere Bedingungen oder erforderliche Ressourcen enthält gegebenenfalls die Detailseite, die Sie durch Klicken auf einen der unten stehenden Titel erreichen.

Evaluierungsplatine

14-24-LOGIC-EVM — Generisches Logikprodukt-Evaluierungsmodul für 14-polige bis 24-polige D-, DB-, DGV-, DW-, DYY-, NS-

Das 14-24-LOGIC-EVM-Evaluierungsmodul (EVM) ist für die Unterstützung aller Logikgeräte konzipiert, die sich in einem 14-Pin- bis 24-Pin-D-, DW-, DB-, NS-, PW-, DYY- oder DGV-Gehäuse befinden.

Benutzerhandbuch: PDF | HTML
Nicht verfügbar auf TI.com
Evaluierungsplatine

14-24-NL-LOGIC-EVM — Generisches Logikprodukt-Evaluierungsmodul für 14- bis 24-polige bleifreie Gehäuse

14-24-NL-LOGIC-EVM ist ein flexibles Evaluierungsmodul (EVM), das alle Logik- oder Übersetzungsbausteine mit einem 14- bis 24-poligen BQA-, BQB-, RGY-, RSV-, RJW- oder RHL-Gehäuse unterstützt.

Benutzerhandbuch: PDF | HTML
Nicht verfügbar auf TI.com
Simulationsmodell

HSPICE MODEL OF SN74LV541A

SCEJ189.ZIP (100 KB) - HSpice Model
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Simulationsmodell

SN74LV541A Behavioral SPICE Model

SCEM649.ZIP (7 KB) - PSpice Model
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Simulationsmodell

SN74LV541A IBIS Model

SCEM144.ZIP (18 KB) - IBIS Model
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Stückliste (BOM)

PMP7977 BOM (Rev. A)

TIDR156A.PDF (595 KB)
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Leiterplatten-Layout

PMP7977 PCB

TIDU151.PDF (6781 KB)
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Schaltplan

PMP7977 Schematic (Rev. A)

TIDR155A.PDF (598 KB)
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Referenzdesigns

PMP7977 — Xilinx Artix 7 FPGA mit PMBus-Power-Management – Referenzdesign

The Artix 7 power management reference design board uses power modules, linear regulators, and a PMBus compliant system controller to supply all required core and auxiliary voltages needed by the FPGA, including DDR memory termination. A Digital Power graphical user interface is used to monitor the (...)
Test report: PDF
Schaltplan: PDF
Gehäuse Pins Herunterladen
SOIC (DW) 20 Optionen anzeigen
SOP (NS) 20 Optionen anzeigen
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TSSOP (PW) 20 Optionen anzeigen
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VQFN (RKS) 20 Optionen anzeigen
VSSOP (DGS) 20 Optionen anzeigen
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