データシート
SN65LVDS302
- シリアル・インターフェイス・テクノロジー
- SN65LVDS301 などの FlatLink™3G と互換性あり
- 1、2、または 3 つの SubLVDS 差動ライン経由で受信される、最大 24 ビットの RGB データと 3 つの制御ビットを持つビデオ・インターフェイスをサポート
- SubLVDS 差動電圧レベル
- 最大 1.755Gbps のデータ・スループット
- 消費電力を節約するための 3 つの動作モード
- アクティブ・モードの QVGA：17mW
- シャットダウン (標準値)：0.7µW
- スタンバイ・モード (標準値)：27µW (標準値)
- バス・スワップ機能による PCB レイアウトの柔軟性
- ESD 定格 > 4kV (HBM)
- 4MHz～65MHz のピクセル・クロック範囲
- すべての CMOS 入力でのフェイルセーフ
- 5mm × 5mm の nFBGA、0.5mm ボール・ピッチでパッケージ
- 非常に低い EMI は SAE J1752/3 「KH」 仕様に適合
SN65LVDS302 レシーバは、FlatLink™3G 準拠のシリアル入力データを 27 のパラレル・データ出力にデシリアライズします。SN65LVDS302 レシーバには、1、2、または 3 つのシリアル入力から 30 ビットをロードする 1 つのシフト・レジスタが含まれており、パリティ・ビットをチェックした後、24 のピクセル・ビットと 3 つの制御ビットをパラレル CMOS 出力にラッチします。パリティ・チェックで正しいパリティが確認された場合、チャネル・パリティ・エラー (CPE) 出力は Low のままです。パリティ・エラーが検出された場合、CPE 出力は高パルスを生成し、データ出力バスは新しく受信したピクセルを無視します。代わりに、最後のデータ・ワードが、別のクロック・サイクルの間、出力バスに保持されます。
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技術資料
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| 上位の文書 | タイプ | タイトル | フォーマットオプション | 最新の英語版をダウンロード | 日付 | |
|---|---|---|---|---|---|---|
| * | データシート | SN65LVDS302 プログラマブル 27 ビット・シリアル / パラレル・レシーバ データシート (Rev. E 翻訳版) | PDF | HTML | 英語版 (Rev.E) | PDF | HTML | 2023/05/23 |
設計と開発
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| パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
|---|---|---|
| NFBGA (ZXH) | 80 | Ultra Librarian |
購入と品質
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