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TMS320C6655

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高性能シングル コア C66x 固定小数点 / 浮動小数点 DSP - 最大 1.25GHz

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TMS320C6655

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製品詳細

CPU 32-/64-bit Frequency (MHz) 1000, 1250 PCIe 2 PCIe Gen2 Hardware accelerators TCP3d, VCP2 Operating system DSP/BIOS Rating Catalog Operating temperature range (°C) -40 to 100
CPU 32-/64-bit Frequency (MHz) 1000, 1250 PCIe 2 PCIe Gen2 Hardware accelerators TCP3d, VCP2 Operating system DSP/BIOS Rating Catalog Operating temperature range (°C) -40 to 100
FCBGA (CZH) 625 441 mm² 21 x 21 FCBGA (GZH) 625 441 mm² 21 x 21
  • One (C6655) or Two (C6657) TMS320C66x™ DSP Core Subsystems (CorePacs), Each With
    • 850 MHz (C6657 only), 1.0 GHz, or 1.25 GHz C66x Fixed- and Floating-Point CPU Core
      • 40 GMAC per Core for Fixed Point @ 1.25 GHz
      • 20 GFLOP per Core for Floating Point @ 1.25 GHz
  • Multicore Shared Memory Controller (MSMC)
    • 1024KB MSM SRAM Memory
      (Shared by Two DSP C66x CorePacs for C6657)
    • Memory Protection Unit for Both MSM SRAM and DDR3_EMIF
  • Multicore Navigator
    • 8192 Multipurpose Hardware Queues with Queue Manager
    • Packet-Based DMA for Zero-Overhead Transfers
  • Hardware Accelerators
    • Two Viterbi Coprocessors
    • One Turbo Coprocessor Decoder
  • Peripherals
    • Four Lanes of SRIO 2.1
      • 1.24, 2.5, 3.125, and 5 GBaud Operation Supported Per Lane
      • Supports Direct I/O, Message Passing
      • Supports Four 1×, Two 2×, One 4×, and Two 1× + One 2× Link Configurations
    • PCIe Gen2
      • Single Port Supporting 1 or 2 Lanes
      • Supports up to 5 GBaud Per Lane
    • HyperLink
      • Supports Connections to Other KeyStone Architecture Devices Providing Resource Scalability
      • Supports up to 40 Gbaud
    • Gigabit Ethernet (GbE) Subsystem
      • One SGMII Port
      • Supports 10-, 100-, and 1000-Mbps Operation
    • 32-Bit DDR3 Interface
      • DDR3-1333
      • 4GB of Addressable Memory Space
    • 16-Bit EMIF
    • Universal Parallel Port
      • Two Channels of 8 Bits or 16 Bits Each
      • Supports SDR and DDR Transfers
    • Two UART Interfaces
    • Two Multichannel Buffered Serial Ports (McBSPs)
    • I2C Interface
    • 32 GPIO Pins
    • SPI Interface
    • Semaphore Module
    • Up to Eight 64-Bit Timers
    • Two On-Chip PLLs
  • Commercial Temperature:
    • 0°C to 85°C
  • Extended Temperature:
    • –40°C to 100°C
  • One (C6655) or Two (C6657) TMS320C66x™ DSP Core Subsystems (CorePacs), Each With
    • 850 MHz (C6657 only), 1.0 GHz, or 1.25 GHz C66x Fixed- and Floating-Point CPU Core
      • 40 GMAC per Core for Fixed Point @ 1.25 GHz
      • 20 GFLOP per Core for Floating Point @ 1.25 GHz
  • Multicore Shared Memory Controller (MSMC)
    • 1024KB MSM SRAM Memory
      (Shared by Two DSP C66x CorePacs for C6657)
    • Memory Protection Unit for Both MSM SRAM and DDR3_EMIF
  • Multicore Navigator
    • 8192 Multipurpose Hardware Queues with Queue Manager
    • Packet-Based DMA for Zero-Overhead Transfers
  • Hardware Accelerators
    • Two Viterbi Coprocessors
    • One Turbo Coprocessor Decoder
  • Peripherals
    • Four Lanes of SRIO 2.1
      • 1.24, 2.5, 3.125, and 5 GBaud Operation Supported Per Lane
      • Supports Direct I/O, Message Passing
      • Supports Four 1×, Two 2×, One 4×, and Two 1× + One 2× Link Configurations
    • PCIe Gen2
      • Single Port Supporting 1 or 2 Lanes
      • Supports up to 5 GBaud Per Lane
    • HyperLink
      • Supports Connections to Other KeyStone Architecture Devices Providing Resource Scalability
      • Supports up to 40 Gbaud
    • Gigabit Ethernet (GbE) Subsystem
      • One SGMII Port
      • Supports 10-, 100-, and 1000-Mbps Operation
    • 32-Bit DDR3 Interface
      • DDR3-1333
      • 4GB of Addressable Memory Space
    • 16-Bit EMIF
    • Universal Parallel Port
      • Two Channels of 8 Bits or 16 Bits Each
      • Supports SDR and DDR Transfers
    • Two UART Interfaces
    • Two Multichannel Buffered Serial Ports (McBSPs)
    • I2C Interface
    • 32 GPIO Pins
    • SPI Interface
    • Semaphore Module
    • Up to Eight 64-Bit Timers
    • Two On-Chip PLLs
  • Commercial Temperature:
    • 0°C to 85°C
  • Extended Temperature:
    • –40°C to 100°C

The C665x are high performance fixed- and floating-point DSPs that are based on TI’s KeyStone multicore architecture. Incorporating the new and innovative C66x DSP core, this device can run at a core speed of up to 1.25 GHz. For developers of a broad range of applications, both C665x DSPs enable a platform that is power-efficient and easy to use. In addition, the C665x DSPs are fully backward compatible with all existing C6000™ family of fixed- and floating-point DSPs.

TI’s KeyStone architecture provides a programmable platform integrating various subsystems (C66x cores, memory subsystem, peripherals, and accelerators) and uses several innovative components and techniques to maximize intradevice and interdevice communication that lets the various DSP resources operate efficiently and seamlessly. Central to this architecture are key components such as Multicore Navigator that allows for efficient data management between the various device components. The TeraNet is a nonblocking switch fabric enabling fast and contention-free internal data movement. The multicore shared memory controller allows access to shared and external memory directly without drawing from switch fabric capacity.

For fixed-point use, the C66x core has 4× the multiply accumulate (MAC) capability of C64x+ cores. In addition, the C66x core integrates floating-point capability and the per-core raw computational performance is an industry-leading 40 GMACS per core and 20 GFLOPS per core (@1.25 GHz operating frequency). The C66x core can execute 8 single precision floating-point MAC operations per cycle and can perform double- and mixed-precision operations and is IEEE 754 compliant. The C66x core incorporates 90 new instructions (compared to the C64x+ core) targeted for floating-point and vector math oriented processing. These enhancements yield sizeable performance improvements in popular DSP kernels used in signal processing, mathematical, and image acquisition functions. The C66x core is backward code-compatible with TI’s previous generation C6000 fixed- and floating-point DSP cores, ensuring software portability and shortened software development cycles for applications migrating to faster hardware.

The C665x DSP integrates a large amount of on-chip memory. In addition to 32KB of L1 program and data cache, 1024KB of dedicated memory can be configured as mapped RAM or cache. The device also integrates 1024KB of Multicore Shared Memory that can be used as a shared L2 SRAM and/or shared L3 SRAM. All L2 memories incorporate error detection and error correction. For fast access to external memory, this device includes a 32-bit DDR-3 external memory interface (EMIF) running at a rate of 1333 MHz and has ECC DRAM support.

This family supports a number of high-speed standard interfaces including RapidIO ver 2, PCI Express Gen2, and Gigabit Ethernet. This family of DSPs also includes I2C, UART, Multichannel Buffered Serial Port (McBSP), Universal Parallel Port (uPP), and a 16-bit asynchronous EMIF, along with general-purpose CMOS IO. For high throughput, low latency communication between devices or with an FPGA, a 40-Gbaud full-duplex interface called HyperLink is included.

The C665x devices have a complete set of development tools, which includes: an enhanced C compiler, an assembly optimizer to simplify programming and scheduling, and a Windows® debugger interface for visibility into source code execution.

TI’s KeyStone Multicore Architecture provides a high performance structure for integrating RISC and DSP cores with application-specific coprocessors and I/O. The KeyStone architecture is the first of its kind that provides adequate internal bandwidth for nonblocking access to all processing cores, peripherals, coprocessors, and I/O. This internal bandwidth is achieved with four main hardware elements: Multicore Navigator, TeraNet, Multicore Shared Memory Controller, and HyperLink.

Multicore Navigator is an innovative packet-based manager that controls 8192 queues. When tasks are allocated to the queues, Multicore Navigator provides hardware-accelerated dispatch that directs tasks to the appropriate available hardware. The packet-based system on a chip (SoC) uses the two Tbps capacity of the TeraNet switched central resource to move packets. The Multicore Shared Memory Controller lets processing cores access shared memory directly without drawing from the capacity of TeraNet, so packet movement cannot be blocked by memory access.

HyperLink provides a 40-Gbaud chip-level interconnect that lets SoCs work in tandem. The low-protocol overhead and high throughput of HyperLink make an ideal interface for chip-to-chip interconnections. Working with Multicore Navigator, HyperLink dispatches tasks to tandem devices transparently and executes tasks as if they are running on local resources.

The C665x are high performance fixed- and floating-point DSPs that are based on TI’s KeyStone multicore architecture. Incorporating the new and innovative C66x DSP core, this device can run at a core speed of up to 1.25 GHz. For developers of a broad range of applications, both C665x DSPs enable a platform that is power-efficient and easy to use. In addition, the C665x DSPs are fully backward compatible with all existing C6000™ family of fixed- and floating-point DSPs.

TI’s KeyStone architecture provides a programmable platform integrating various subsystems (C66x cores, memory subsystem, peripherals, and accelerators) and uses several innovative components and techniques to maximize intradevice and interdevice communication that lets the various DSP resources operate efficiently and seamlessly. Central to this architecture are key components such as Multicore Navigator that allows for efficient data management between the various device components. The TeraNet is a nonblocking switch fabric enabling fast and contention-free internal data movement. The multicore shared memory controller allows access to shared and external memory directly without drawing from switch fabric capacity.

For fixed-point use, the C66x core has 4× the multiply accumulate (MAC) capability of C64x+ cores. In addition, the C66x core integrates floating-point capability and the per-core raw computational performance is an industry-leading 40 GMACS per core and 20 GFLOPS per core (@1.25 GHz operating frequency). The C66x core can execute 8 single precision floating-point MAC operations per cycle and can perform double- and mixed-precision operations and is IEEE 754 compliant. The C66x core incorporates 90 new instructions (compared to the C64x+ core) targeted for floating-point and vector math oriented processing. These enhancements yield sizeable performance improvements in popular DSP kernels used in signal processing, mathematical, and image acquisition functions. The C66x core is backward code-compatible with TI’s previous generation C6000 fixed- and floating-point DSP cores, ensuring software portability and shortened software development cycles for applications migrating to faster hardware.

The C665x DSP integrates a large amount of on-chip memory. In addition to 32KB of L1 program and data cache, 1024KB of dedicated memory can be configured as mapped RAM or cache. The device also integrates 1024KB of Multicore Shared Memory that can be used as a shared L2 SRAM and/or shared L3 SRAM. All L2 memories incorporate error detection and error correction. For fast access to external memory, this device includes a 32-bit DDR-3 external memory interface (EMIF) running at a rate of 1333 MHz and has ECC DRAM support.

This family supports a number of high-speed standard interfaces including RapidIO ver 2, PCI Express Gen2, and Gigabit Ethernet. This family of DSPs also includes I2C, UART, Multichannel Buffered Serial Port (McBSP), Universal Parallel Port (uPP), and a 16-bit asynchronous EMIF, along with general-purpose CMOS IO. For high throughput, low latency communication between devices or with an FPGA, a 40-Gbaud full-duplex interface called HyperLink is included.

The C665x devices have a complete set of development tools, which includes: an enhanced C compiler, an assembly optimizer to simplify programming and scheduling, and a Windows® debugger interface for visibility into source code execution.

TI’s KeyStone Multicore Architecture provides a high performance structure for integrating RISC and DSP cores with application-specific coprocessors and I/O. The KeyStone architecture is the first of its kind that provides adequate internal bandwidth for nonblocking access to all processing cores, peripherals, coprocessors, and I/O. This internal bandwidth is achieved with four main hardware elements: Multicore Navigator, TeraNet, Multicore Shared Memory Controller, and HyperLink.

Multicore Navigator is an innovative packet-based manager that controls 8192 queues. When tasks are allocated to the queues, Multicore Navigator provides hardware-accelerated dispatch that directs tasks to the appropriate available hardware. The packet-based system on a chip (SoC) uses the two Tbps capacity of the TeraNet switched central resource to move packets. The Multicore Shared Memory Controller lets processing cores access shared memory directly without drawing from the capacity of TeraNet, so packet movement cannot be blocked by memory access.

HyperLink provides a 40-Gbaud chip-level interconnect that lets SoCs work in tandem. The low-protocol overhead and high throughput of HyperLink make an ideal interface for chip-to-chip interconnections. Working with Multicore Navigator, HyperLink dispatches tasks to tandem devices transparently and executes tasks as if they are running on local resources.
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* データシート TMS320C6655 and TMS320C6657 Fixed and Floating-Point Digital Signal Processor データシート (Rev. D) PDF | HTML 2019年 9月 4日
* エラッタ TMS320C6652/54/55/57 Multicore Fixed and Floating-Point DSP SR1.0 (Rev. C) 2016年 5月 19日
アプリケーション・ノート DDR3 Design Requirements for KeyStone Devices (Rev. D) PDF | HTML 2022年 7月 7日
アプリケーション・ノート Keystone Error Detection and Correction EDC ECC (Rev. A) 2021年 6月 25日
アプリケーション・ノート How to Migrate CCS 3.x Projects to the Latest CCS (Rev. A) PDF | HTML 2021年 5月 19日
ユーザー・ガイド SYS/BIOS (TI-RTOS Kernel) User's Guide (Rev. V) 2020年 6月 1日
アプリケーション・ノート Using DSPLIB FFT Implementation for Real Input and Without Data Scaling PDF | HTML 2019年 6月 11日
アプリケーション・ノート Keystone Bootloader Resources and FAQ 2019年 5月 29日
アプリケーション・ノート Keystone Multicore Device Family Schematic Checklist PDF | HTML 2019年 5月 17日
アプリケーション・ノート Hardware Design Guide for KeyStone Devices (Rev. D) 2019年 3月 21日
アプリケーション・ノート KeyStone I DDR3 interface bring-up 2019年 3月 6日
アプリケーション・ノート Thermal Design Guide for DSP and Arm Application Processors (Rev. B) 2017年 8月 14日
ユーザー・ガイド Phase-Locked Loop (PLL) for KeyStone Devices User's Guide (Rev. I) 2017年 7月 26日
アプリケーション・ノート KeyStone I DDR3 Initialization (Rev. E) 2016年 10月 28日
製品概要 TMS320C6657/55/54 Power efficient high performance for process-intensive apps (Rev. A) 2016年 5月 23日
アプリケーション・ノート SERDES Link Commissioning on KeyStone I and II Devices 2016年 4月 13日
アプリケーション・ノート TI DSP Benchmarking 2016年 1月 13日
アプリケーション・ノート Plastic Ball Grid Array [PBGA] Application Note (Rev. B) 2015年 8月 13日
ユーザー・ガイド Enhanced Direct memory Access 3 (EDMA3) for KeyStone Devices User's Guide (Rev. B) 2015年 5月 6日
ユーザー・ガイド Multicore Navigator (CPPI) for KeyStone Architecture User's Guide (Rev. H) PDF | HTML 2015年 4月 9日
ホワイト・ペーパー TI’s processors leading the way in embedded analytics 2015年 3月 3日
ユーザー・ガイド DDR3 Memory Controller for KeyStone I Devices User's Guide (Rev. E) 2015年 1月 20日
アプリケーション・ノート TI Keystone DSP Hyperlink SerDes IBIS-AMI Models 2014年 10月 9日
アプリケーション・ノート TI Keystone DSP PCIe SerDes IBIS-AMI Models 2014年 10月 9日
ユーザー・ガイド Power Sleep Controller (PSC) for KeyStone Devices User's Guide (Rev. C) 2014年 9月 4日
ユーザー・ガイド Serial RapidIO (SRIO) for KeyStone Devices User's Guide (Rev. C) 2014年 9月 3日
その他の技術資料 KeyStone Lab Manual - Training 2014年 6月 5日
ユーザー・ガイド System Analyzer User's Guide (Rev. F) 2013年 11月 18日
ユーザー・ガイド PCI Express (PCIe) for KeyStone Devices User's Guide (Rev. D) 2013年 9月 30日
ユーザー・ガイド DSP Bootloader for KeyStone Architecture User's Guide (Rev. C) 2013年 7月 15日
ホワイト・ペーパー Accelerating high-performance computing development with Desktop Linux SDK 2013年 7月 8日
ユーザー・ガイド C66x CorePac User's Guide (Rev. C) 2013年 6月 28日
ユーザー・ガイド Memory Protection Unit (MPU) for KeyStone Devices User's Guide (Rev. A) 2013年 6月 28日
ユーザー・ガイド HyperLink for KeyStone Devices User's Guide (Rev. C) 2013年 5月 28日
製品概要 OpenMP Programming for TMS320C66x Multicore DSPs (Rev. A) 2012年 11月 5日
アプリケーション・ノート SerDes Implementation Guidelines for KeyStone I Devices 2012年 10月 31日
製品概要 TMS320C66x high-performance multicore DSPs for video surveillance 2012年 9月 6日
アプリケーション・ノート Multicore Programming Guide (Rev. B) 2012年 8月 29日
ユーザー・ガイド TMS320C6000 Assembly Language Tools v 7.4 User's Guide (Rev. W) 2012年 8月 21日
ユーザー・ガイド TMS320C6000 Optimizing Compiler v 7.4 User's Guide (Rev. U) 2012年 8月 21日
ユーザー・ガイド Ethernet Media Access Controller (EMAC) User's Guide for KeyStone Devices 2012年 7月 12日
ユーザー・ガイド Universal Parallel Port (uPP) for KeyStone Architecture User's Guide 2012年 6月 11日
ユーザー・ガイド Multichannel Buffered Serial Port (MCBSP) User's Guide for KeyStone Devices 2012年 5月 25日
ホワイト・ペーパー Leveraging multicore processors for machine vision applications 2012年 5月 9日
ユーザー・ガイド Serial Peripheral Interface (SPI) for KeyStone Devices User’s Guide (Rev. A) 2012年 3月 30日
ユーザー・ガイド Chip Interrupt Controller (CIC) for KeyStone Devices User's Guide (Rev. A) 2012年 3月 27日
ホワイト・ペーパー Superior performance at breakthrough size, weight & power 2012年 3月 26日
ユーザー・ガイド 64-Bit Timer (Timer64) for KeyStone Devices User's Guide (Rev. A) 2012年 3月 22日
ホワイト・ペーパー Maximizing Multicore Efficiency with Navigator Runtime 2012年 2月 23日
アプリケーション・ノート PCIe Use Cases for KeyStone Devices 2011年 12月 13日
ユーザー・ガイド Multicore Shared Memory Controller (MSMC) for KeyStone Devices User's Guide (Rev. A) 2011年 10月 15日
アプリケーション・ノート Introduction to TMS320C6000 DSP Optimization 2011年 10月 6日
ユーザー・ガイド Debug and Trace for KeyStone I Devices User's Guide (Rev. A) 2011年 9月 22日
ユーザー・ガイド Inter-Integrated Circuit (I2C) for KeyStone Devices User's Guide 2011年 9月 2日
ホワイト・ペーパー KeyStone Multicore SoC Tool Suite: one platform for all needs 2011年 6月 17日
ユーザー・ガイド Viterbi-Decoder Coprocessor 2 (VCP2) for KeyStone Devices User's Guide (Rev. A) 2011年 6月 10日
ユーザー・ガイド External Memory Interface (EMIF16) for KeyStone Devices User's Guide (Rev. A) 2011年 5月 24日
ホワイト・ペーパー Software and Hardware Design Challenges Due to Dynamic Raw NAND Market 2011年 5月 19日
アプリケーション・ノート TMS320C66x DSP Generation of Devices (Rev. A) 2011年 4月 25日
ホワイト・ペーパー Software-Based Ultrasound Phase Rotation Beamforming on Multicore DSP 2011年 3月 16日
ホワイト・ペーパー Software-Based Ultrasound Beamforming on Multicore DSPs 2011年 3月 6日
ホワイト・ペーパー KeyStone Memory Architecture White Paper (Rev. A) 2010年 12月 21日
ユーザー・ガイド Turbo Decoder Coprocessor 3 (TCP3D) for KeyStone Devices User's Guide 2010年 11月 18日
ユーザー・ガイド C66x CPU and Instruction Set Reference Guide 2010年 11月 9日
ユーザー・ガイド C66x DSP Cache User's Guide 2010年 11月 9日
アプリケーション・ノート Clocking Design Guide for KeyStone Devices 2010年 11月 9日
ユーザー・ガイド General-Purpose Input/Output (GPIO) forKeyStone Devices User's Guide 2010年 11月 9日
アプリケーション・ノート Optimizing Loops on the C66x DSP 2010年 11月 9日
ユーザー・ガイド Universal Asynchronous Receiver/Transmitter (UART) for KeyStone Devices UG 2010年 11月 9日
ユーザー・ガイド Flip Chip Ball Grid Array Package Reference Guide (Rev. A) 2005年 5月 23日
アプリケーション・ノート AN-1281 Bumped Die (Flip Chip) Packages (Rev. A) 2004年 5月 1日

設計と開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

評価ボード

TMDSEVM6657 — TMS320C6657 Lite 評価モジュール

The TMS3206657 Lite Evaluation Module (EVM), is an easy-to-use, cost-efficient development tool that helps developers quickly get started with designs using the C6657 or C6655 or C6654 family of DSPs. The EVM includes an on-board, single C6657 processor with robust connectivity options that allows (...)

TI.com で取り扱いなし
ドーター・カード

SHELD-3P-DSP-SOMS — Sheldon DSP-FPGA ボード

Sheldon Instruments は、PCIe/PCI、PCI104e/PCI104、XMC/PMC、および CompactPCI システム向けの、DSP ベースの COTS データ・アクイジションおよび制御ハードウェアを、さまざまなアプリケーションや市場向けのドライバやリアルタイム開発ソフトウェアとともに設計、製造しています。

Sheldon Instruments の詳細については https://sheldoninstruments.com をご覧ください。




購入先：Sheldon Instruments, Inc.
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デバッグ・プローブ

TMDSEMU200-U — XDS200 USB デバッグ プローブ

XDS200 は、TI の組込みデバイスのデバッグに使用するデバッグ プローブ (エミュレータ) です。大半のデバイスでは、より新しく低コストな XDS110 (www.ti.com/tool/TMDSEMU110-U) の使用が推奨されます。XDS200 は、単一のポッドで IEEE1149.1、IEEE1149.7、SWD などの幅広い規格をサポートします。すべての XDS デバッグ プローブは、ETB (Embedded Trace Buffer、組込みトレース バッファ) 搭載のすべての Arm® と DSP プロセッサに対し、コア トレースとシステム トレースをサポートしています。

(...)

TI.com で取り扱いなし
デバッグ・プローブ

TMDSEMU560V2STM-U — XDS560™ ソフトウェア v2 システム・トレース USB デバッグ・プローブ

XDS560v2 は、XDS560™ ファミリのデバッグ・プローブの中で最高の性能を達成し、従来の JTAG 規格 (IEEE1149.1) と cJTAG (IEEE1149.7) の両方をサポートしています。シリアル・ワイヤ・デバッグ (SWD) をサポートしていないことに注意してください。

すべての XDS デバッグ・プローブは、組み込みトレース・バッファ (ETB) を搭載しているすべての ARM プロセッサと DSP プロセッサで、コア・トレースとシステム・トレースをサポートしています。ピン経由でコア・トレースを実行する場合、XDS560v2 PRO TRACE が必要です。

(...)

TI.com で取り扱いなし
デバッグ・プローブ

TMDSEMU560V2STM-UE — Spectrum Digital XDS560v2 システム・トレース USB およびイーサネット

The XDS560v2 System Trace is the first model of the XDS560v2 family of high-performance debug probes (emulators) for TI processors. The XDS560v2 is the highest performance of the XDS family of debug probes and supports both the traditional JTAG standard (IEEE1149.1) and cJTAG (IEEE1149.7).

The (...)

TI.com で取り扱いなし
デバッグ・プローブ

LB-3P-TRACE32-DSP — デジタル信号プロセッサ（DSP）用 Lauterbach TRACE32デバッグおよびトレースシステム

Lauterbach‘s TRACE32® tools are a suite of leading-edge hardware and software components that enables developers to analyze, optimize and certify all kinds of single- or multi-core Digital Signal processors (DSPs) which are a popular choice for audio and video processing as well as radar data (...)

購入先：Lauterbach GmbH
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ソフトウェア開発キット (SDK)

PROCESSOR-SDK-C665X — C665x プロセッサ向けnoプロセッサ SDK：TI-RTOS サポート

プロセッサ SDK (ソフトウェア開発キット) は、TI の組込みプロセッサを対象にした統合ソフトウェア プラットフォームであり、セットアップが簡単で、ベンチマークとデモにすぐにアクセスできます。  プロセッサ SDK はいずれも TI の広範な製品ラインアップに対応しており、複数のデバイス間でのソフトウェアのシームレスな再利用や移行が可能です。  プロセッサ SDK と TI の組込みプロセッサ ソリューションにより、スケーラブルなプラットフォーム ソリューションの開発が極めて容易になります。

C66x 向けのプロセッサ SDK は、TI-RTOS オペレーティング (...)

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ドライバまたはライブラリ

MATHLIB — DSP 演算ライブラリ、浮動小数点デバイス用

The Texas Instruments math library is an optimized floating-point math function library for C programmers using TI floating point devices. These routines are typically used in computationally intensive real-time applications where optimal execution speed is critical. By using these routines instead (...)
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ドライバまたはライブラリ

SPRC264 — TMS320C5000/6000 イメージ ライブラリ（IMGLIB）

C5000/6000 画像処理ライブラリ（IMGLIB）は、C言語プログラマ向けの最適化された画像/ビデオ処理関数ライブラリです。これは、計算負荷の高いリアルタイム アプリケーションで通常使用される、C言語から呼び出し可能な汎用の画像/動画処理ルーチンを含んでいます。これらのルーチンを使用することで、同等の標準ANSI C言語コードよりも高いパフォーマンスを実現できます。IMGLIBは、すぐに使えるDSP関数をソースコード付きで提供することで、アプリケーション開発期間を大幅に短縮できます。


ベンチマークを参照してください：各DSP コアのベンチマーク

ユーザー ガイド: PDF
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ドライバまたはライブラリ

SPRC265 — TMS320C6000 DSP ライブラリ（DSPLIB）

TMS320C6000 Digital Signal Processor Library (DSPLIB) は、Cプログラマー向けのプラットフォーム最適化DSP関数ライブラリです。これは、計算集約的なリアルタイム アプリケーションで一般的に使用される、C言語から呼び出し可能な汎用信号処理ルーチンを含んでいます。これらのルーチンを使用することで、同等の標準ANSI C言語コードよりも高いパフォーマンスを実現できます。DSPLIBは、すぐに使えるDSP関数をソースコード付きで提供することで、アプリケーション開発期間を大幅に短縮できます。


ベンチマークを参照してください：各DSP コアのベンチマーク

ユーザー ガイド: PDF
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ドライバまたはライブラリ

TELECOMLIB — テレコムおよびメディア向けライブラリ - FAXLIB、VoLIB および AEC/AER、TMS320C64x+ および TMS320C55x プロセッサ用

Voice Library - VoLIB provides components that, together, facilitate the development of the signal processing chain for Voice over IP applications such as infrastructure, enterprise, residential gateways and IP phones. Together with optimized implementations of ITU-T voice codecs, that can be (...)
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IDE (統合開発環境)、コンパイラ、またはデバッガ

CCSTUDIO — Code Composer Studio 統合開発環境（IDE）

CCStudio™ IDE is part of TI's extensive CCStudio™ development ecosystem and is an integrated development environment for TI's microcontrollers, processors, wireless connectivity devices, and radar sensors. CCStudio IDE is available as desktop or cloud-based applications. The cloud version (...)

サポート対象の製品とハードウェア

サポート対象の製品とハードウェア
開始 ダウンロードオプション
ソフトウェア・コーデック

C66XCODECS — コーデック - ビデオ、スピーチ - C66x ベース・デバイス用

TI のコーデックは無償であり、量産ライセンスが付属しているほか、今すぐダウンロードできます。いずれも量産テスト済みで、ビデオや音声の各アプリケーションに簡単に統合可能です。多くの場合、C66x プラットフォーム向けの C64x+ コーデックが提供済みであり、検証済みです。各インストーラやダウンロード・ページから、データシートとリリース・ノートが利用可能です。

下記の 「Download options」 (オプションのダウンロード) ボタンを使用して入手できるコーデックは、TI が現時点で提供している、最新のテスト済みバージョンです。さらに、一部のアプリケーション・デモで、TI (...)

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シミュレーション・モデル

C6655 Power Consumption Model

SPRM601.ZIP (176 KB) - Power Model
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シミュレーション・モデル

KeyStone I SerDes IBIS AMI Models

SPRM742.ZIP (969314 KB) - IBIS Model
lock = 輸出許可が必要 (1 分)
lock ダウンロード
シミュレーション・モデル

TMS320C6655/57 CYP IBIS Model (revision 1.2)

SPRM570.ZIP (415 KB) - IBIS Model
ダウンロード
シミュレーション・モデル

TMS320C6657/55/54 CZH BSDL Model (Silicon Revision 1)

SPRM572.ZIP (21 KB) - BSDL Model
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回路図

TMS320C6655/57 ORCAD Capture Library Files

SPRR178.ZIP (12 KB)
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リファレンス・デザイン

TIDEP-0099 — 音声ベース アプリケーション向けオーディオ前処理システムのリファレンス デザイン

複数のマイク、1 個のビーム フォーミング アルゴリズムなど複数のプロセスを使用して、ノイズや他の散乱要因からクリアな音声とオーディオを抽出するためのリファレンス デザインです。  音声起動デジタル アシスタントを搭載して、ノイズの影響を受けやすい環境で使用される家電製品が急速に増加しており、ノイズの多い環境からクリアな音声を抽出するシステムへの要求が高まっています。  TIDEP-0099 リファレンス デザインは、マイク アレイと高性能の信号処理を使用して、ノイズの多い環境からクリアなオーディオを抽出します。
設計ガイド: PDF
回路図: PDF
リファレンス・デザイン

TIDEP0045 — TI の C6678 DSP にリアルタイム合成開口レーダー (SAR) アルゴリズムを実装するリファレンスデザイン

このリファレンス デザインは、マルチコア デジタル信号プロセッサ (DSP) である TMS320C6678 上で動作するリアルタイム合成開口レーダー (SAR) を提示します。SAR (逐次比較型) の主な課題の一つは、画像の生成には計算負荷の高い信号処理手順が伴うため、リアルタイムで高解像度画像を生成することです。   8 コアの固定小数点/浮動小数点 DSP である C6678 に SAR アルゴリズムを実装しており、包括的なアプリケーション性能と 1、2、4、8 個の DSP コアにまたがるスケール化を実現することができます。ここでは、距離測定用ドップラー SAR (...)
設計ガイド: PDF
回路図: PDF
リファレンス・デザイン

TIDEP0036 — 効率的な OPUS Codec ソリューション実装のため TMS320C6657 を使用したリファレンス デザイン

TIDEP0036 リファレンス デザインは、TMS320C6657 デバイスで TI が最適化した Opus エンコーダ / デコーダを簡単に実行する例を示します。Opus は幅広いビット レート、フレーム サイズ、サンプリング レートを低遅延でサポートしているため、音声通信、ネットワーク対応オーディオ、さらに高性能オーディオ処理アプリケーションに適用できます。   また、このデザインでは、DSP に Opus コーデックを実装する場合と、ARM のような汎用プロセッサを実装する場合に達成できる性能の向上についても取り上げています。  (...)
設計ガイド: PDF
回路図: PDF
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
FCBGA (CZH) 625 Ultra Librarian
FCBGA (GZH) 625 Ultra Librarian
TI の評価基板に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブ拠点
  • アセンブリ拠点

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

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