LMK04832-SEP
- VID#: V62/22612
- Total ionizing dose 30 krad (ELDRS-free)
- SEL immune >43 MeV × cm2/mg
- SEFI immune >43 MeV × cm2/mg
- Ambient temperature range: –55°C to 125°C
- Maximum clock output frequency: 3255 MHz
- Multi-mode: dual PLL, single PLL, and clock distribution
- 6-GHz external VCO or distribution input
- Ultra-low noise, at 2500 MHz:
- 54-fs RMS jitter (12 kHz to 20 MHz)
- 64-fs RMS jitter (100 Hz to 20 MHz)
- –157.6-dBc/Hz noise floor
- Ultra-low noise, at 3200 MHz:
- 61-fs RMS jitter (12 kHz to 20 MHz)
- 67-fs RMS jitter (100 Hz to 100 MHz)
- –156.5-dBc/Hz noise floor
- PLL2
- PLL FOM of –230 dBc/Hz
- PLL 1/f of –128 dBc/Hz
- Phase detector rate up to 320 MHz
- Two integrated VCOs: 2440 to 2600 MHz and 2945 to 3255 MHz
- Up to 14 differential device clocks
- CML, LVPECL, LCPECL, HSDS, LVDS, and 2xLVCMOS programmable outputs
- Up to 1 buffered VCXO/XO output
- LVPECL, LVDS, 2xLVCMOS programmable
- 1-1023 CLKOUT divider
- 1-8191 SYSREF divider
- 25-ps step analog delay for SYSREF clocks
- Digital delay and dynamic digital delay for device clocks and SYSREF
- Holdover mode with PLL1
- 0-delay with PLL1 or PLL2
- High Reliability
- Controlled Baseline
- One Assembly/Test Site
- One Fabrication Site
- Extended Product Life Cycle
- Extended Product-Change Notification
- Product Traceability
The LMK04832-SEP is a high performance clock conditioner with JEDEC JESD204B/C support for space applications.
The 14 clock outputs from PLL2 can be configured to drive seven JESD204B/C converters or other logic devices using device and SYSREF clocks. SYSREF can be provided using both DC and AC coupling. Not limited to JESD204B/C applications, each of the 14 outputs can be individually configured as high-performance outputs for traditional clocking systems.
This device can be configured for operation in dual PLL, single PLL, or clock distribution modes with or without SYSREF generation or reclocking. PLL2 may operate with either internal or external VCO.
The high performance combined with features like the ability to trade off between power and performance, dual VCOs, dynamic digital delay, and holdover allows to provide flexible high performance clocking trees.
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비교 대상 장치와 유사한 기능.
기술 자료
| 상위 문서 | 유형 | 직함 | 형식 옵션 | 최신 영어 버전 다운로드 | 날짜 |
|---|---|---|---|---|---|
| * | 데이터 시트 | LMK04832-SEP Space Grade Ultra-Low-Noise JESD204B/C Dual-Loop Clock Jitter Cleaner datasheet (Rev. A) | PDF | HTML | 2022. 11. 7 | |
| * | 방사능 및 안정성 보고서 | LMK04832-SEP TID RLAT Report | 2022. 11. 19 | ||
| * | 방사능 및 안정성 보고서 | LMK04832-SEP Process Flow and Reliability Report | PDF | HTML | 2022. 11. 18 | |
| * | 방사능 및 안정성 보고서 | LMK04832-SEP Single-Event Effects Report | PDF | HTML | 2022. 11. 18 | |
| 애플리케이션 노트 | Practical Clocking Considerations That Give Your Next High-Speed Converter Design an Edge (Rev. A) | PDF | HTML | 2025. 4. 11 | ||
| 애플리케이션 노트 | Multi-Clock Synchronization | 2019. 12. 30 | |||
| 아날로그 디자인 학술지 | JESD204B multi-device synchronization: Breaking down the requirements | 2015. 4. 28 | |||
| 아날로그 디자인 학술지 | When is the JESD204B interface the right choice? | 2014. 1. 22 |
설계 및 개발
추가 조건 또는 필수 리소스는 사용 가능한 경우 아래 제목을 클릭하여 세부 정보 페이지를 확인하세요.
LMK04832SEPEVM — 초저 잡음, 3.2GHz, 15 출력, 클록 지터 클리너용 LMK04832-SEP 평가 모듈
LMK04832-SEP 평가 모듈(EVM)은 우주 항공 등급 초저잡음, JESD204B/C, 듀얼 루프 클록 지터 클리너인 LMK04832-SEP의 성능과 기능을 평가하는 플랫폼입니다.
각 EVM의 LMK04832-SEP 디바이스는 엔지니어링 평가 전용으로 설계된 엔지니어링 모델입니다. 이 디바이스와 EVM은
자격, 생산, 방사선 테스트 또는 비행 용도로 적합하지 않습니다.
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| 패키지 | 핀 | CAD 기호, 풋프린트 및 3D 모델 |
|---|---|---|
| HTQFP (PAP) | 64 | Ultra Librarian |
주문 및 품질
권장 제품에는 본 TI 제품과 관련된 매개 변수, 평가 모듈 또는 레퍼런스 디자인이 있을 수 있습니다.