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SN65LVEP11

활성

PECL/ECL 1:2 팬아웃 버퍼

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데이터 시트

SN65LVEP11

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제품 상세 정보

Function Translator Protocols ECL, PECL Number of transmitters 2 Number of receivers 1 Signaling rate (Mbps) 6000 Input signal ECL, PECL Output signal ECL, PECL Rating Catalog Operating temperature range (°C) -40 to 85
Function Translator Protocols ECL, PECL Number of transmitters 2 Number of receivers 1 Signaling rate (Mbps) 6000 Input signal ECL, PECL Output signal ECL, PECL Rating Catalog Operating temperature range (°C) -40 to 85
SOIC (D) 8 29.4 mm² (4.9 mm × 6 mm) VSSOP (DGK) 8 14.7 mm² (3 mm × 4.9 mm)
  • 1:2 PECL/ECL Fanout Buffer
  • Operating Range
    • PECL: VCC = 2.375 V to 3.8V With VEE = 0 V
    • NECL: VCC = 0 V With VEE = -2.375V to
      -3.8 V
  • Open Input Default State
  • Support for Clock Frequencies > 3.0 GHz
  • 240 ps Typical Propagation Delay
  • Deterministic Output Value for Open Input Conditions
  • Q Output Will Default Low When Input Open or at VEE
  • Built-in Temperature Compensation
  • Drop in Compatible to MC10LVEP11, MC100LVEP11
  • LVDS Input Compatible
  • 1:2 PECL/ECL Fanout Buffer
  • Operating Range
    • PECL: VCC = 2.375 V to 3.8V With VEE = 0 V
    • NECL: VCC = 0 V With VEE = -2.375V to
      -3.8 V
  • Open Input Default State
  • Support for Clock Frequencies > 3.0 GHz
  • 240 ps Typical Propagation Delay
  • Deterministic Output Value for Open Input Conditions
  • Q Output Will Default Low When Input Open or at VEE
  • Built-in Temperature Compensation
  • Drop in Compatible to MC10LVEP11, MC100LVEP11
  • LVDS Input Compatible

The SN65LVEP11 is a differential 1:2 PECL/ECL fanout buffer. The device includes circuitry to maintain known logic levels when the inputs are in an open condition. Single-ended clock input operation is limited to VCC ≥ 3 V in PECL mode, or VEE ≤ 3 V in NECL mode. The device is housed in an industry-standard SOIC-8 package and is also available in TSSOP-8 package option.

The SN65LVEP11 is a differential 1:2 PECL/ECL fanout buffer. The device includes circuitry to maintain known logic levels when the inputs are in an open condition. Single-ended clock input operation is limited to VCC ≥ 3 V in PECL mode, or VEE ≤ 3 V in NECL mode. The device is housed in an industry-standard SOIC-8 package and is also available in TSSOP-8 package option.
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기술 자료

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1개 모두 보기
상위 문서 유형 직함 형식 옵션 최신 영어 버전 다운로드 날짜
* 데이터 시트 2.5V/3.3V PECL/ECL 1:2 Fanout Buffer datasheet (Rev. A) 2008. 12. 8

설계 및 개발

추가 조건 또는 필수 리소스는 사용 가능한 경우 아래 제목을 클릭하여 세부 정보 페이지를 확인하세요.

시뮬레이션 모델

SN65LVEP11 IBIS Model Version 1.3 (Rev. A)

SLLM046 (23 KB) - IBIS 모델
지원되는 제품 및 하드웨어
패키지 핀 CAD 기호, 풋프린트 및 3D 모델
SOIC (D) 8 Ultra Librarian
VSSOP (DGK) 8 Ultra Librarian
TI의 평가 항목에 대한 표준 약관이 적용됩니다.

주문 및 품질

권장 제품에는 본 TI 제품과 관련된 매개 변수, 평가 모듈 또는 레퍼런스 디자인이 있을 수 있습니다.

지원 및 교육

TI 엔지니어의 기술 지원을 받을 수 있는 TI E2E™ 포럼

포럼 주제 모두 보기(영문)

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