JAJSUF7B April   2024  – August 2025 IWRL6432AOP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 機能ブロック図
  6. 5 デバイスの比較
    1. 5.1 関連製品
  7. 6 端子構成および機能
    1. 6.1 ピン配置図
    2.     10
    3. 6.2 信号の説明
      1.      12
      2.      13
      3.      14
      4.      15
      5.      16
      6.      17
      7.      18
      8.      19
      9.      20
      10.      21
      11.      22
      12.      23
      13.      24
      14.      25
      15.      26
      16.      27
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  電源投入時間 (POH)
    4. 7.4  推奨動作条件
    5. 7.5  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 7.5.1 OTP eFuse プログラミングの推奨動作条件
      2. 7.5.2 ハードウェア要件
      3. 7.5.3 ハードウェア保証への影響
    6. 7.6  電源仕様
      1. 7.6.1 消費電力が最適化された 3.3V I/O トポロジ
      2. 7.6.2 消費電力が最適化された 1.8V I/O トポロジ
      3. 7.6.3 BOM が最適化された 3.3V I/O トポロジ
      4. 7.6.4 BOM が最適化された 1.8V I/O トポロジ
      5. 7.6.5 システム トポロジ
        1. 7.6.5.1 電源トポロジ
          1. 7.6.5.1.1 BOM 最適化モード
          2. 7.6.5.1.2 消費電力最適化モード
      6. 7.6.6 BOM 最適化トポロジのための内部 LDO 出力デカップリング コンデンサおよびレイアウト条件
        1. 7.6.6.1 単一コンデンサ レール
          1. 7.6.6.1.1 1.2V デジタル LDO
        2. 7.6.6.2 2 コンデンサ レール
          1. 7.6.6.2.1 1.2V RF LDO
          2. 7.6.6.2.2 1.2V SRAM LDO
          3. 7.6.6.2.3 1.0V RF LDO
      7. 7.6.7 ノイズおよびリップルの仕様
    7. 7.7  パワー セーブ モード
      1. 7.7.1 標準消費電力の値
    8. 7.8  電圧レールごとのピーク電流要件
    9. 7.9  サポート対象 DFE 機能
    10. 7.10 RF 仕様
    11. 7.11 CPU の仕様
    12. 7.12 熱抵抗特性
    13. 7.13 アンテナ放射パターン
      1. 7.13.1 レシーバのアンテナ放射パターン
      2. 7.13.2 トランスミッタのアンテナ放射パターン
    14. 7.14 アンテナ位置
    15. 7.15 タイミングおよびスイッチング特性
      1. 7.15.1  電源シーケンスおよびリセット タイミング
      2. 7.15.2  同期フレーム トリガ
      3. 7.15.3  入力クロックおよび発振器
        1. 7.15.3.1 クロック仕様
      4. 7.15.4  マルチチャネル バッファ付き / 標準シリアル ペリフェラル インターフェイス (McSPI)
        1. 7.15.4.1 McSPI の特長
        2. 7.15.4.2 SPI のタイミング条件
        3. 7.15.4.3 SPI - コントローラ モード
          1. 7.15.4.3.1 SPI - コントローラ モードのタイミングおよびスイッチング要件
          2. 7.15.4.3.2 SPI 出力タイミングのタイミングおよびスイッチング特性 - コントローラ モード
        4. 7.15.4.4 SPI - ペリフェラル モード
          1. 7.15.4.4.1 SPI のタイミングおよびスイッチング要件 - ペリフェラル モード
          2. 7.15.4.4.2 SPI 出力タイミングのタイミングおよびスイッチング特性 - セカンダリ モード
      5. 7.15.5  RDIF インターフェイスの構成
        1. 7.15.5.1 RDIF インターフェイスのタイミング
        2. 7.15.5.2 RDIF データ形式
      6. 7.15.6  汎用入出力 (General-Purpose Input/Output)
        1. 7.15.6.1 出力タイミングと負荷容量 (CL) のスイッチング特性
      7. 7.15.7  CAN-FD (Controller Area Network - Flexible Data-rate)
        1. 7.15.7.1 CANx TX および RX ピンの動的特性
      8. 7.15.8  シリアル通信インターフェイス (SCI)
        1. 7.15.8.1 SCI のタイミング要件
      9. 7.15.9  I2C (Inter-Integrated Circuit Interface)
        1. 7.15.9.1 I2C のタイミング要件
      10. 7.15.10 クワッド シリアル ペリフェラル インターフェイス (QSPI)
        1. 7.15.10.1 QSPI のタイミング条件
        2. 7.15.10.2 QSPI 入力 (読み取り) タイミングのタイミング要件
        3. 7.15.10.3 QSPI スイッチング特性
      11. 7.15.11 JTAG インターフェイス
        1. 7.15.11.1 JTAG のタイミング条件
        2. 7.15.11.2 IEEE 1149.1 JTAG のタイミング要件
        3. 7.15.11.3 IEEE 1149.1 JTAG の推奨動作条件に対するスイッチング特性
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 サブシステム
      1. 8.3.1 RF およびアナログ サブシステム
      2. 8.3.2 クロック サブシステム
      3. 8.3.3 送信サブシステム
      4. 8.3.4 受信サブシステム
      5. 8.3.5 プロセッサ サブシステム
      6. 8.3.6 ホスト インターフェイス
      7. 8.3.7 アプリケーション サブシステム Cortex-M4F
      8. 8.3.8 ハードウェア アクセラレータ (HWA1.2) の特長
        1. 8.3.8.1 ハードウェア アクセラレータ機能 HWA1.1 と HWA1.2 の違い
    4. 8.4 その他のサブシステム
      1. 8.4.1 ユーザー アプリケーション向け GPADC チャネル (サービス)
      2. 8.4.2 GPADC のパラメータ
    5. 8.5 メモリ パーティションの選択
    6. 8.6 ブート モード
  10. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 アプリケーション情報
    2. 9.2 リファレンス回路図
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイスの命名規則
    2. 10.2 ツールとソフトウェア
    3. 10.3 ドキュメントのサポート
    4. 10.4 サポート リソース
    5. 10.5 商標
    6. 10.6 静電放電に関する注意事項
    7. 10.7 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
  • AMY|101
サーマルパッド・メカニカル・データ
発注情報

5 デバイスの比較

下表に、レーダー デバイスの機能の比較を示します。

表 5-1 デバイスの機能の比較
機能

IWRL6432AOP

 IWRL6432

IWRL6432 WCSP

 IWR6843AOP(1) IWR6843(1)

IWR6443

IWRL1432
アンテナ オン パッケージ (AOP) あり - - あり - - -
レシーバの数

3

3

3

 4 4 4 3
トランスミッタの数 2 2 2 3(2) 3(2) 3(2) 2
RF 周波数範囲

57～63.5GHz

57～64GHz

57～64GHz

 60～64GHz 60～64GHz 60～64GHz 76～81GHz
オンチップ メモリ

1MB

1MB

1MB

 1.75MB 1.75MB 1.4MB 1MB
最大 I/F (中間周波数) (MHz)

5

5

5

 10 10 10 5
最大実数サンプリング レート (Msps)

12.5

12.5

12.5

 25 25 25 12.5
最大複素サンプリング レート (Msps) - - - 12.5 12.5 12.5 -
セーフティおよびセキュリティ
機能安全への準拠 - SIL-2 - SIL-2 SIL-2 - SIL-2 対応予定 (3)
デバイスのセキュリティ (4) - - - あり あり あり -
プロセッサ
MCU M4F M4F M4F R4F R4F R4F M4F
DSP - - - C674x C674x - -
HWA あり あり あり あり あり あり あり
周辺機器
シリアル ペリフェラル インターフェイス (SPI) ポート 2 2 2 2 2 2 2
クワッド シリアル ペリフェラル インターフェイス (QSPI) あり あり あり あり あり あり あり
I2C (Inter-Integrated Circuit) インターフェイス 1 1 1 1 1 1 1
コントローラ エリア ネットワーク (DCAN) インターフェイス - - - - - - -
コントローラ エリア ネットワーク (CAN-FD) インターフェイス あり あり あり あり あり あり あり
トレース - - - あり あり - -
PWM あり あり あり あり あり あり あり

DMM インターフェイス

 - - - あり あり あり -
ハードウェア イン ループ (HIL/DMM) - - - あり あり あり -
GPADC あり あり あり あり あり あり あり
ADC 未加工データ キャプチャ RDIF RDIF RDIF LVDS LVDS LVDS RDIF
UART 2 2 2 2 2 2 2
1V バイパス モード 該当なし 該当なし 該当なし あり あり あり 該当なし
JTAG あり あり あり あり あり あり あり
同時に使用できる TX の数 1 2 2 3 3 3 2
チャープごとに構成可能な TX 位相シフタ - BPM のみ BPM のみ あり(5) あり(5) あり(5) BPM のみ
パッケージのバリアント アンダーマウント FCCSP WCSP アンダーマウント FCCSP FCCSP FCCSP
製品プレビュー (PP)、事前情報 (AI)、量産データ (PD) PD (6) PD (6) PD (6) PD (6) PD (6) PD (6) PD (6)
(1) 機能安全アプリケーション用に開発された本デバイスは、SIL-2 までのハードウェア インテグリティをサポートしています。詳細については、関連資料を参照してください。これらのデバイスの機能安全非準拠製品も提供しています。
(2) 該当するデバイスでの 3 Tx 同時動作は、1V LDO バイパスおよび PA LDO 無効化モードのみでサポートしています。このモードでは、1V 電源を VOUT PA ピンに供給する必要があります。
(3) 認定は、異なる時期に認定書をもって確定されることがあるため、目標は、関連するデータシートのみにおいて「準拠予定」から「準拠」に更新されます。最新の準拠ステータスについては、該当するデータシートを参照してください。
(4) セキュア ブートとカスタマー プログラマブル キーを含むデバイス セキュリティ機能は、「製品情報」表のセクション 3 のデバイス タイプ識別子で示された一部の製品バリアントでのみ利用できます。
(5) 6 ビット リニア位相シフタ。
(6) 量産データの情報は、公開日の時点で最新のものです。製品は、テキサス・インスツルメンツの標準保証条件に基づく仕様に準拠しています。