OPA810-Q1 は、JFET 差動入力ペアのメイン段と CMOS 差動入力補助 (aux) 段を含む真の高インピーダンス入力段を備え、正の電源電圧である 2.5V 以内で動作します。バイアス電流は、アンプの同相入力範囲全体で、最大　20pA　に制限されます。OPA810-Q1　の入力段のブロック図は、セクション 7.2 に記載されています。このアンプは高速信号 (歪み、ノイズ、入力オフセット電圧) に対して非常に優れた性能を示すだけでなく、補助段によりレール ツー レール入出を実現でき位相反転を防止します。デバイスの CMRR および PSRR は、同相入力が補助段のときに 75dB (標準値) となります。

また、OPA810-Q1 は入力クランプを内蔵しており、最大入力差動電圧を 7V 以下 (7V と合計電源電圧のうち低い方) に抑えることができます。このアーキテクチャは、標準アンプの 1 ～ 2 倍のダイオード順方向電圧降下最大定格に比べて、大幅に優れた差動入力電圧能力を備えているため、マルチプレクサおよび高速過渡電流での信号処理に最適です。図 6-39 に示すように、入力バイアス電流も 300µA 以下にクランプされます。これにより、前のドライバ段に負荷をかけず、電流制限抵抗も必要ありません (入力同相電圧が電源電圧よりも高いときに入力 ESD ダイオードを流れる電流の制限を除く)。この機能により、信号ゲインと故障検出用にそれぞれアンプとコンパレータを必要とするシステムで、このアンプをコンパレータとして使用することもできます。オフセット、歪み、ノイズ性能を最小限に抑えるには、メイン JFET 入力段への同相入力電圧を制限します (正電源から 2.5V 以上離れた値)。

OPA810-Q1 はレール ツー レール出力アンプで、24V 電源での動作では、出力時にいずれかのレールまでスイングします（図 6-14 も参照）。レール ツー レール出力構成は、レール付近で入力がバイアスされる場合、または出力が電源電圧に近付くようにアンプが閉ループ ゲインに構成されている場合に特に便利です。出力が飽和すると、入力が電源電圧を 0.5V 超えた際、出力は、10V 電源での反転ゲイン G =-1V/V で 55ns 以内に回復します。出力は、図 6-15 の制限により短絡保護されています。

図 7-1 に、出力において容量性負荷 (C_L) を駆動する際に、アンプの位相マージンがどのように減少し不安定になるかの様子を示します。アンプの出力と負荷容量の間に直列抵抗 (R_S) を用いると、アンプの出力インピーダンスと開ループ伝達関数の C_L により形成される極が相殺され、ゼロとなります。OPA810-Q1 は、不安定性を引き起こすことなく、最大 10pF の容量性負荷を駆動できます。OPA810-Q1 をユニティ ゲイン バッファとして構成する場合は、より大きな負荷容量値に対応した直列抵抗を使用します (図 6-30 も参照)。図 6-31 に、1V/V を超えるゲインで使用する場合も、OPA810-Q1 は出力に直列抵抗を必要とせずに 10pF を超える負荷容量を駆動できることを示します。

図 7-1 OPA810-Q1 による容量性負荷の駆動