JAJSOO8 データシート

JAJSOO8C June 2022 – October 2025 AM620-Q1 , AM623 , AM625 , AM625-Q1

PRODUCTION DATA

1
1 特長
2 アプリケーション
3 説明
1. 3.1 機能ブロック図
4 デバイスの比較
1. 4.1 関連製品
5 端子構成および機能
1. 5.1 ピン配置図
2. 5.2 ピン属性
  1. 11
  2. 12
3. 5.3 信号の説明
  1. 14
  2. 5.3.1 CPSW3G
    1. 5.3.1.1 メインドメイン
      1. 17
      2. 18
      3. 19
      4. 20
  3. 5.3.2 CPTS
    1. 5.3.2.1 メインドメイン
      1. 23
  4. 5.3.3 CSI-2
    1. 5.3.3.1 メインドメイン
      1. 26
  5. 5.3.4 DDRSS
    1. 5.3.4.1 メインドメイン
      1. 29
  6. 5.3.5 DSS
    1. 5.3.5.1 メインドメイン
      1. 32
  7. 5.3.6 ECAP
    1. 5.3.6.1 メインドメイン
      1. 35
      2. 36
      3. 37
  8. 5.3.7 エミュレーションおよびデバッグ
    1. 5.3.7.1 メインドメイン
      1. 40
    2. 5.3.7.2 MCU ドメイン
      1. 42
  9. 5.3.8 EPWM
    1. 5.3.8.1 メインドメイン
      1. 45
      2. 46
      3. 47
      4. 48
  10. 5.3.9 EQEP
    1. 5.3.9.1 メインドメイン
      1. 51
      2. 52
      3. 53
  11. 5.3.10 GPIO
    1. 5.3.10.1 メインドメイン
      1. 56
      2. 57
    2. 5.3.10.2 MCU ドメイン
      1. 59
  12. 5.3.11 GPMC
    1. 5.3.11.1 メインドメイン
      1. 62
  13. 5.3.12 I2C
    1. 5.3.12.1 メインドメイン
      1. 65
      2. 66
      3. 67
      4. 68
    2. 5.3.12.2 MCU ドメイン
      1. 70
    3. 5.3.12.3 WKUP ドメイン
      1. 72
  14. 5.3.13 MCAN
    1. 5.3.13.1 メインドメイン
      1. 75
    2. 5.3.13.2 MCU ドメイン
      1. 77
      2. 78
  15. 5.3.14 MCASP
    1. 5.3.14.1 メインドメイン
      1. 81
      2. 82
      3. 83
  16. 5.3.15 MCSPI
    1. 5.3.15.1 メインドメイン
      1. 86
      2. 87
      3. 88
    2. 5.3.15.2 MCU ドメイン
      1. 90
      2. 91
  17. 5.3.16 MDIO
    1. 5.3.16.1 メインドメイン
      1. 94
  18. 5.3.17 MMC
    1. 5.3.17.1 メインドメイン
      1. 97
      2. 98
      3. 99
  19. 5.3.18 OLDI
    1. 5.3.18.1 メインドメイン
      1. 102
  20. 5.3.19 OSPI
    1. 5.3.19.1 メインドメイン
      1. 105
  21. 5.3.20 電源
    1. 107
  22. 5.3.21 PRUSS
    1. 5.3.21.1 メインドメイン
      1. 110
      2. 111
  23. 5.3.22 予約済み
    1. 113
  24. 5.3.23 システム、その他
    1. 5.3.23.1 ブートモードの構成
      1. 5.3.23.1.1 メインドメイン
        
        117
    2. 5.3.23.2 クロック
      1. 5.3.23.2.1 MCU ドメイン
        
        120
      2. 5.3.23.2.2 WKUP ドメイン
        
        122
    3. 5.3.23.3 システム
      1. 5.3.23.3.1 メインドメイン
        
        125
      2. 5.3.23.3.2 MCU ドメイン
        
        127
      3. 5.3.23.3.3 WKUP ドメイン
        
        129
    4. 5.3.23.4 VMON
      1. 131
  25. 5.3.24 TIMER
    1. 5.3.24.1 メインドメイン
      1. 134
    2. 5.3.24.2 MCU ドメイン
      1. 136
    3. 5.3.24.3 WKUP ドメイン
      1. 138
  26. 5.3.25 UART
    1. 5.3.25.1 メインドメイン
      1. 141
      2. 142
      3. 143
      4. 144
      5. 145
      6. 146
      7. 147
    2. 5.3.25.2 MCU ドメイン
      1. 149
    3. 5.3.25.3 WKUP ドメイン
      1. 151
  27. 5.3.26 USB
    1. 5.3.26.1 メインドメイン
      1. 154
      2. 155
4. 5.4 ピン接続要件
6 仕様
7 詳細説明
8 アプリケーション、実装、およびレイアウト
9 デバイスおよびドキュメントのサポート
10改訂履歴
11メカニカル、パッケージ、および注文情報
1. 11.1 パッケージ情報

6.12.5.18.1.2.2 OSPI0 PHY DDR のタイミング

表 6-121 に、OSPI0 PHY DDR モードに必要な DLL 遅延を定義します。表 6-126、図 6-103、表 6-127、図 6-104 に、OSPI0 PHY DDR モードのタイミング要件とスイッチング特性を示します。

表 6-121 OSPI0 の DLL 遅延マッピング – PHY DDR タイミングモード

モード	レジスタビットフィールド	遅延値
OSPI_PHY_CONFIGURATION_REG
送信
1.8V	PHY_CONFIG_TX_DLL_DELAY_FLD	0x46
3.3V	PHY_CONFIG_TX_DLL_DELAY_FLD	0x43
受信
1.8V、DQS	PHY_CONFIG_RX_DLL_DELAY_FLD	0x15
3.3V、DQS	PHY_CONFIG_RX_DLL_DELAY_FLD	0x3A
その他のすべてのモード	PHY_CONFIG_RX_DLL_DELAY_FLD	0x0
PHY_MASTER_CONTROL_REG
すべてのモード	PHY_MASTER_PHASE_DETECT_SELECTOR_FLD	0x3

表 6-122 OSPI0 のタイミング要件 – PHY DDR モード図 6-103 参照

番号			モード	最小値	単位
O15	t_su(D-LBCLK)	セットアップ時間、OSPI0_D[7:0] 有効から OSPI0_DQS のエッジまで	1.8V、外部ボードループバック付き DDR	0.53	ns
			1.8V、DQS 付き DDR	-0.46	ns
			3.3V、外部ボードループバック付き DDR	1.23	ns
			3.3V、DQS 付き DDR	-0.66	ns
O16	t_h(LBCLK-D)	ホールド時間、OSPI0_DQS のアクティブエッジ後に OSPI0_D[7:0] を有効に保持すべき時間	1.8V、外部ボードループバック付き DDR	1.24⁽¹⁾	ns
			1.8V、DQS 付き DDR	3.59	ns
			3.3V、外部ボードループバック付き DDR	1.44⁽¹⁾	ns
			3.3V、DQS 付き DDR	7.92	ns

(1) このホールド時間の要件は、一般的な OSPI/QSPI/SPI デバイスのホールド時間よりも長いです。したがって、SoC と、接続された OSPI/QSPI/SPI デバイスとの間のパターン長は、SoC でのホールド時間を確実に満たすのに十分な長さにする必要があります。補償のため、SoC の外部ループバッククロック (OSPI0_LBCLKO から OSPI0_DQS まで) の長さを短くする必要がある場合があります。

AM625 AM625-Q1 AM623 AM620-Q1 OSPI0 のタイミング要件 – 外部ボードループバックまたは DQS 付き PHY DDR

図 6-103 OSPI0 のタイミング要件 – 外部ボードループバックまたは DQS 付き PHY DDR

表 6-123 OSPI0 のスイッチング特性 – PHY DDR モード図 6-104 参照

番号	パラメータ		モード	最小値	最大値	単位
O1	t_c(CLK)	サイクル時間、OSPI0_CLK		19		ns
O2	t_w(CLKL)	パルス幅、OSPI0_CLK low		((0.475P⁽¹⁾) - 0.3)		ns
O3	t_w(CLKH)	パルス幅、OSPI0_CLK high		((0.475P⁽¹⁾) - 0.3)		ns
O4	t_d(CSn-CLK)	遅延時間、OSPI0_CSn[3:0] アクティブエッジから OSPI0_CLK 立ち上がりエッジまで		((0.475P⁽¹⁾) + (0.975M⁽²⁾R⁽⁴⁾) + (0.04TD⁽⁵⁾) - 1)	((0.525P⁽¹⁾) + (1.025M⁽²⁾R⁽⁴⁾) + (0.11TD⁽⁵⁾) + 1)	ns
O5	t_d(CLK-CSn)	遅延時間、OSPI0_CLK 立ち上がりエッジから OSPI0_CSn[3:0] 非アクティブエッジまで		((0.475P⁽¹⁾) + (0.975N⁽³⁾R⁽⁴⁾) - (0.11TD⁽⁵⁾) - 1)	((0.525P⁽¹⁾) + (1.025N⁽³⁾R⁽⁴⁾) - (0.04TD⁽⁵⁾) + 1)	ns
O6	t_d(CLK-D)	遅延時間、OSPI0_CLK アクティブエッジから OSPI0_D[7:0] 遷移まで	1.8V	-7.71	-1.56	ns
O6	t_d(CLK-D)	遅延時間、OSPI0_CLK アクティブエッジから OSPI0_D[7:0] 遷移まで	3.3V	-7.71	-1.56	ns

(1) P = SCLK サイクル時間 (ns) = OSPI0_CLK 周期 (ns)

(2) M = OSPI_DEV_DELAY_REG[D_INIT_FLD]

(3) N = OSPI_DEV_DELAY_REG[D_AFTER_FLD]

(4) R = リファレンスクロックサイクル時間 (ns 単位)

(5) TD = PHY_CONFIG_TX_DLL_DELAY_FLD

AM625 AM625-Q1 AM623 AM620-Q1 OSPI0 のスイッチング特性 – PHY DDR モード

図 6-104 OSPI0 のスイッチング特性 – PHY DDR モード