ゲート ドライブのスイッチング性能を最適化するには、空電または寄生ゲート ループ インダクタンスの最小化が重要です。これは、MOSFET ゲートの容量で共振する直列ゲート インダクタンスでも、ゲート ドライブ コマンドに反して負のフィードバック成分を供給するコモン ソース インダクタンス (ゲートとパワー ループに共通) でも同様で、これにより MOSFET のスイッチング時間は長くなります。以下のループが重要です。
- ループ 3：ハイサイド MOSFET、QH。ハイサイド MOSFET のターンオン中は、ブートストラップ コンデンサからゲート ドライバとハイサイド MOSFET を経由して大電流が流れ、SW 接続を経由してブート コンデンサの負側の端子に戻ります。反対に、ハイサイド MOSFET をオフにするには、ハイサイド MOSFET のゲートからゲート ドライバと SW を経由して大電流が流れ、SW パターンを経由してハイサイド MOSFET のソースに戻ります。
- ループ 4：ローサイド MOSFET、QL。ローサイド MOSFET のターンオン中は、VCC デカップリング コンデンサからゲート ドライバとローサイド MOSFET を経由して大電流が流れ、グランドを経由してコンデンサの負側の端子に戻ります。反対に、ローサイド MOSFET をオフにするには、ローサイド MOSFET のゲートからゲート ドライバと GND を経由して大電流が流れ、グランドを経由してローサイド MOSFET のソースに戻ります。
TI は、高速 MOSFET ゲート ドライブ回路を使用して設計する際には、回路レイアウトのガイドラインを遵守することを強く推奨しています。
- ゲートドライバ出力 HO と LO からハイサイドまたはローサイド MOSFET の各ゲートへの接続は、直列寄生インダクタンスを低減するために、できるだけ短くしてください。ピーク ゲート ドライブ電流は最大で数 A になる可能性があることに注意してください。0.65mm (25mils) 以上の広いパターンを使用してください。これらのパターンには、必要に応じて、直径 0.mm (20mil) 以上の 1 つまたは複数のビアを使用します。デバイスからハイサイド MOSFET まで、HO および SW のパターンを差動ペアとして配線し、フラックス キャンセレーションを利用します。同様に、デバイスからローサイド MOSFET まで、LO および PGND のパターン / 銅の領域を差動ペアとして配線し、フラックス キャンセレーションを利用します。
- ブートストラップ コンデンサ CCBOOT をデバイスの CBOOT ピンと SW ピンの近くに配置して、ハイサイド ドライバに関連するループ 3 の面積を最小化します。同様に、VCC コンデンサ CVCC をデバイスの VCC ピンと PGND ピンの近くに配置して、ローサイド ドライバに関連するループ 4 の面積を最小化します。