JAJSP12A July   2024  – November 2025 LM5190-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
    1. 4.1 ウェッタブル フランク
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格 
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1  入力電圧範囲 (VIN)
      2. 6.3.2  高電圧バイアス電源レギュレータ (VCC、BIAS)
      3. 6.3.3  高精度イネーブル (EN)
      4. 6.3.4  パワー グッド モニタ (PGOOD)
      5. 6.3.5  スイッチング周波数 (RT)
      6. 6.3.6  低ドロップアウト モード
      7. 6.3.7  デュアル ランダム スペクトラム拡散機能 (DRSS)
      8. 6.3.8  ソフト スタート
      9. 6.3.9  出力電圧の設定ポイント (FB)
      10. 6.3.10 最小制御可能オン時間
      11. 6.3.11 インダクタ電流センシング (ISNS+、VOUT)
      12. 6.3.12 電圧ループ エラー アンプ
      13. 6.3.13 電流モニタ、プログラマブル電流制限、電流ループ エラー アンプ (IMON/ILIM、ISET)
      14. 6.3.14 デュアル ループ アーキテクチャ
      15. 6.3.15 PWM コンパレータ
      16. 6.3.16 スロープ補償
      17. 6.3.17 ヒカップ モード電流制限
      18. 6.3.18 ハイサイド / ローサイド ゲート ドライバ (HO、LO)
    4. 6.4 デバイスの機能モード
      1. 6.4.1 スリープ モード
      2. 6.4.2 強制 PWM モードと同期 (FPWM/SYNC)
      3. 6.4.3 サーマル シャットダウン
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
      1. 7.1.1 パワートレイン コンポーネント
        1. 7.1.1.1 降圧インダクタ
        2. 7.1.1.2 出力コンデンサ
        3. 7.1.1.3 入力コンデンサ
        4. 7.1.1.4 パワー MOSFET
        5. 7.1.1.5 EMI フィルタ
      2. 7.1.2 エラー アンプと補償
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 高効率 400kHz CC-CV レギュレータ
        1. 7.2.1.1 設計要件
        2. 7.2.1.2 詳細な設計手順
          1. 7.2.1.2.1 WEBENCH® ツールによるカスタム設計
          2. 7.2.1.2.2 Excel クイックスタート ツールによるカスタム設計
          3. 7.2.1.2.3 推奨部品
        3. 7.2.1.3 アプリケーション曲線
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
        1. 7.4.1.1 出力段レイアウト
        2. 7.4.1.2 ゲート ドライブレイアウト
        3. 7.4.1.3 PWM コントローラのレイアウト
        4. 7.4.1.4 熱設計およびレイアウト
        5. 7.4.1.5 グランド プレーン設計
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 デバイス サポート
      1. 8.1.1 開発サポート
        1. 8.1.1.1 WEBENCH® ツールによるカスタム設計
    2. 8.2 ドキュメントのサポート
      1. 8.2.1 関連資料
        1. 8.2.1.1 PCB レイアウトについてのリソース
        2. 8.2.1.2 熱設計についてのリソース
    3. 8.3 ドキュメントの更新通知を受け取る方法
    4. 8.4 サポート・リソース
    5. 8.5 商標
    6. 8.6 静電気放電に関する注意事項
    7. 8.7 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

7.4.2 レイアウト例

図 7-16 に、ディスクリート パワー MOSFET を使用した同期整流降圧レギュレータのレイアウト例を示します。この設計では、電力ループのリターン パスとして内部層を使用することで、小さな面積のスイッチング電力ループを作成しています。このループ面積、つまり寄生インダクタンスは、EMI だけでなくスイッチノード電圧のオーバーシュートとリンギングを最小化するために、できるだけ小さくする必要があります。

高周波数電力ループ電流は、MOSFET と内部層の電力グランド プレーンを通過し、0603/1210 セラミック コンデンサを経由して VIN に戻ります。

6 つの 0603 ケース サイズのコンデンサを、ハイサイド MOSFET のドレインのすぐ近くに並列に配置します。取付面積の小さなコンデンサの低等価直列インダクタンス (ESL) と高自己共振周波数 (SRF) は、優れた高周波性能を実現します。これらのコンデンサの負端子は、複数のビアで内部層のグランド プレーンに接続され、寄生ループ インダクタンスをさらに最小化します。

ノイズ耐性を向上させて EMI を低減するための追加のガイドラインは、次のとおりです：

  • PGND は、ローサイド MOSFET および電源グランドに直接接続します。ノイズに敏感なアナログ部品のため、AGND をアナログ グランド プレーンに直接接続します。AGND のアナログ グランド プレーンと PGND の電力グランド プレーンは、デバイスの直下、露出パッドの 1 点で接続する必要があります。
  • MOSFETは、dv/dt が高く、放射 EMI に寄与するため、短い銅箔で (ビアなし) インダクタ端子に直接接続します。スイッチノード接続を単層配線にすると、dv/dt が高いスイッチノードビアが PCB の底面には現れません。これにより、EMI テスト中のリファレンスグランドプレーンへの e フィールド結合を回避できます。VIN と PGND プレーンの銅箔ベタは MOSFET をインダクタ端子に接続するポリゴンをシールドし、放射 EMI シグネチャをさらに低減します。
  • EMI フィルタ 部品を PCB の底面に配置し、上面の電力段部品から部品がシールドされるようにします。
LM5190-Q1 PCB の最上層図 7-16 PCB の最上層