JAJSQK7D May   2013  – May 2026 ADS1220

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 SPI のタイミング要件
    7. 6.7 SPI スイッチング特性
    8. 6.8 タイミング図
    9. 6.9 代表的特性
  8. 7 パラメータ測定情報
    1. 7.1 ノイズ性能
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1  マルチプレクサ
      2. 8.3.2  低ノイズ PGA
        1. 8.3.2.1 入力同相電圧の要件
        2. 8.3.2.2 PGA のバイパス
      3. 8.3.3  電圧リファレンス
      4. 8.3.4  クロック ソース
      5. 8.3.5  変調器
      6. 8.3.6  デジタル フィルタ
      7. 8.3.7  出力データ レート
      8. 8.3.8  励起電流源
      9. 8.3.9  ローサイド パワー スイッチ
      10. 8.3.10 センサ検出
      11. 8.3.11 システム モニタ
      12. 8.3.12 オフセット キャリブレーション
      13. 8.3.13 温度センサ
        1. 8.3.13.1 デジタル コードから温度への変換
    4. 8.4 デバイスの機能モード
      1. 8.4.1 パワーアップとリセット
      2. 8.4.2 変換モード
        1. 8.4.2.1 シングルショット 変換 モード
        2. 8.4.2.2 連続変換モード
      3. 8.4.3 動作モード
        1. 8.4.3.1 通常モード
        2. 8.4.3.2 デューティ サイクル モード
        3. 8.4.3.3 ターボ モード
        4. 8.4.3.4 パワーダウン モード
    5. 8.5 プログラミング
      1. 8.5.1 シリアル インターフェイス
        1. 8.5.1.1 チップ セレクト (CS)
        2. 8.5.1.2 シリアル クロック (SCLK)
        3. 8.5.1.3 データ準備完了 (DRDY)
        4. 8.5.1.4 データ入力 (DIN)
        5. 8.5.1.5 データ出力およびデータ準備完了 (DOUT/DRDY)
        6. 8.5.1.6 SPI タイムアウト
      2. 8.5.2 データ形式
      3. 8.5.3 コマンド
        1. 8.5.3.1 RESET (0000 011xb)
        2. 8.5.3.2 START/SYNC (0000 100xb)
        3. 8.5.3.3 POWERDOWN (0000 001xb)
        4. 8.5.3.4 RDATA (0001 xxxxb)
        5. 8.5.3.5 RREG (0010 rrnnb)
        6. 8.5.3.6 WREG (0100 rrnnb)
      4. 8.5.4 データの読み取り
      5. 8.5.5 コマンドの送信
      6. 8.5.6 複数のデバイスとのインターフェイス
    6. 8.6 レジスタ マップ
      1. 8.6.1 構成レジスタ
      2. 8.6.2 レジスタの説明
        1. 8.6.2.1 構成レジスタ 0 (アドレス = 00h) [リセット = 00h]
        2. 8.6.2.2 構成レジスタ 1 (アドレス = 01h) [リセット = 00h]
        3. 8.6.2.3 構成レジスタ 2 (アドレス = 02h) [リセット = 00h]
        4. 8.6.2.4 構成レジスタ 3 (アドレス = 03h) [リセット = 00h]
  10. 9 アプリケーションと実装
    1. 9.1 使用上の注意
      1. 9.1.1 シリアル インターフェイスの接続
      2. 9.1.2 アナログ入力フィルタリング
      3. 9.1.3 外部リファレンスおよびレシオメトリック測定
      4. 9.1.4 適切な同相入力電圧の確立
      5. 9.1.5 未使用入出力
      6. 9.1.6 疑似コードの例
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 K 型熱電対測定 (–200°C ～ +1250°C)
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
        3. 9.2.1.3 アプリケーション曲線
      2. 9.2.2 3 線式 RTD 測定 (–200°C ～ +850°C)
        1. 9.2.2.1 設計要件
        2. 9.2.2.2 詳細な設計手順
          1. 9.2.2.2.1 2 線式と 4 線式 RTD 測定の設計バリエーション
        3. 9.2.2.3 アプリケーション曲線
      3. 9.2.3 抵抗ブリッジ測定
        1. 9.2.3.1 設計要件
        2. 9.2.3.2 詳細な設計手順
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 電源シーケンス
      2. 9.3.2 電源ランプ レート
      3. 9.3.3 電源のデカップリング
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

9.2.3.2 詳細な設計手順

図 9-11 に示されているように、レシオメトリック ブリッジ測定を実装するには、ブリッジ励起電圧を ADC のリファレンス電圧として同時に使用します。この構成では、励起電圧のドリフトもリファレンス電圧に上昇するため、ドリフト誤差が相殺されます。2 つのデバイスのリファレンス入力ペアのいずれかを、ブリッジ励起電圧に接続できます。しかし、負のリファレンス入力 (REFN1) のみを内部でローサイド パワー スイッチに配線できます。ブリッジのローサイドを REFN1 に接続すると、ローサイドパワー スイッチを開くことで、ブリッジの自動的なパワーダウンが可能になります。構成レジスタの PSW ビットが 1b に設定されている場合、デバイスは POWERDOWN コマンドが発行されるたびにスイッチを開き、START/SYNC コマンドが送信されるとスイッチを再度閉じます。

PGA は最大 128 のゲインを提供し、小さな差動ブリッジ出力信号を増幅して ADC のフルスケール レンジを最適に活用できます。ブリッジの出力信号は、デバイスの電源電圧と等しい励起電圧で対称型ブリッジを使用する場合、PGA の同相電圧要件を満たします。

ADS1220 の最大入力電圧は、VIN (MAX) = ±[(AVDD – AVSS) – 0.4V] / ゲインに制限されています。これは、この構成ではフルスケール レンジ全体である FSR = ±(AVDD – AVSS) / ゲインを使用できないことを意味しています。これは、PGA アンプ (A1 および A2) の出力駆動能力の結果です。図 8-2 を参照してください。各アンプの出力はレール (AVDD および AVSS) から 200mV 離れた状態に維持する必要があります。そうしないと、PGA は非線形になります。その結果、PGA の最大出力スイングは VOUT = ±[(AVDD – AVSS) – 0.4V] に制限されます。

5V 励起により 3mV/V ロードセルを使用すると、VINMAX = ±15mV の最大差動出力電圧が得られます。これは、ゲイン 128 を使用する場合に、式 40 を満たします。

式 40. VINMAX ≤ ±[(AVDD – AVSS) – 0.4V] / Gain = ±(5V – 0.4V) / 128 = ±36mV

1 次差動および同相 RC フィルタ (RF1、RF2、CDIF1、CCM1、CCM2) を ADC 入力に配置します。このリファレンスには、リファレンス ノイズを制限するため、追加のコンデンサ CDIF2 があります。限られた量のフィルタリングを維持するように注意する必要があります。そうしないと、測定はレシオメトリックでなくなります。

読み取り値の再現性を求めるには、次の計算を実行します。ロードセルは、最大負荷 1kg で 15mV の出力電圧を生成します。ゲイン = 128、DR = 20SPS のとき、ADS1220 は 0.41µVpp のノイズフリー分解能を実現します。次に、再現性は 式 41 に示されているように算出されます。

式 41. Repeatability = (1kg / 15mV) × 0.41µV = 27mg

表 9-6 に、この設計のレジスタ設定を示します。

表 9-6 レジスタ設定
レジスタ設定説明
00h3EhAINP = AIN1、AINN = AIN2、ゲイン = 128、PGA イネーブル
01h04hDR = 20SPS、通常モード、連続変換モード
02h98h外部リファレンス電圧 (REFP1、REFN1)、50Hz および 60Hz 同時除去、PSW = 1b
03h00hIDAC は未使用