JAJSWE6 April   2025 ADC3664-EP , ADC3664-SEP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性 - 消費電力
    6. 5.6 電気的特性 - DC 仕様
    7. 5.7 電気的特性 - AC 仕様
    8. 5.8 タイミング要件
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力
        1. 7.3.1.1 アナログ入力帯域幅
        2. 7.3.1.2 アナログ フロント エンド設計
          1. 7.3.1.2.1 サンプリング グリッチ フィルタ設計
          2. 7.3.1.2.2 アナログ入力終端および DC バイアス
            1. 7.3.1.2.2.1 AC 結合
            2. 7.3.1.2.2.2 DC 結合
      2. 7.3.2 クロック入力
        1. 7.3.2.1 シングル エンド入力 対 差動クロック入力
      3. 7.3.3 電圧リファレンス
        1. 7.3.3.1 内部基準電圧
        2. 7.3.3.2 外部基準電圧 (VREF)
        3. 7.3.3.3 内部バッファ付き外部基準電圧 (REFBUF/CTRL)
      4. 7.3.4 デジタル ダウン コンバータ
        1. 7.3.4.1 DDC MUX
        2. 7.3.4.2 デジタル フィルタ動作
        3. 7.3.4.3 FS/4 ミキシングと実数出力
        4. 7.3.4.4 数値制御発振器 （NCO） およびデジタル ミキサ
        5. 7.3.4.5 デシメーション フィルタ
        6. 7.3.4.6 SYNC
        7. 7.3.4.7 デシメーションを使用した出力フォーマット
      5. 7.3.5 デジタル インターフェイス
        1. 7.3.5.1 出力 フォーマッタ
        2. 7.3.5.2 出力ビット マッパー
          1. 7.3.5.2.1 2 線式モード
          2. 7.3.5.2.2 1 線式モード
          3. 7.3.5.2.3 1/2 線式モード
        3. 7.3.5.3 出力インターフェイスおよびモード構成
          1. 7.3.5.3.1 構成例
        4. 7.3.5.4 出力データ フォーマット
      6. 7.3.6 テスト・パターン
    4. 7.4 デバイスの機能モード
      1. 7.4.1 通常動作
      2. 7.4.2 パワー ダウン オプション
    5. 7.5 プログラミング
      1. 7.5.1 ピンのみを使用した構成
      2. 7.5.2 SPI インターフェイスを使用した構成
        1. 7.5.2.1 レジスタ書き込み
        2. 7.5.2.2 レジスタ読み出し
  9. 8 アプリケーション情報に関する免責事項
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 入力信号パス
        2. 8.2.2.2 サンプリング クロック
        3. 8.2.2.3 電圧リファレンス
      3. 8.2.3 アプリケーション曲線
    3. 8.3 初期化セットアップ
      1. 8.3.1 動作中のレジスタ初期化
    4. 8.4 電源に関する推奨事項
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
      2. 8.5.2 レイアウト例
  10. 9 レジスタ マップ
    1. 9.1 レジスタの詳細説明
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントの更新通知を受け取る方法
    2. 10.2 サポート・リソース
    3. 10.3 商標
    4. 10.4 静電気放電に関する注意事項
    5. 10.5 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報
    1. 12.1 メカニカル データ

7.3.5.1 出力 フォーマッタ

デジタル出力インターフェイスは、柔軟な出力ビット マッパー (図 7-34) を使用します。ビットマッパーは、ADC から直接 14 ビットの出力を取得するか、デジタル フィルタ ブロックから 14 ビット、16 ビット、18 ビット、20 ビットの分解能に再フォーマットします。出力シリアライゼーション係数は、2 線式、1 線式、および 1/2 線式のインターフェイスモードに応じて調整されます。最大出力データ レートは、出力解像度とシリアライゼーション係数とは無関係に超えることはできません。

非デシメーション モードで 16 ビット以上の出力分解能を使用する場合、2LSB は 0 に設定されます。

ADC3664-SEP ADC3664-EP インターフェース出力ビット マッパー図 7-34 インターフェース出力ビット マッパー

表 7-5 は出力解像度と出力モードに応じて、結果のシリアライゼーション ファクタの概要を示します。注：DCLKIN 周波数もそれに応じて調整する必要があります。たとえば、出力分解能を 16 ビット、2 線式モードに変更すると、* 3.5 から DCLKIN = FS * 4 となります。

出力ビット マッパーは、バイパス フィルタおよびデシメーション フィルタに使用されます。

表 7-5 さまざまな出力モードでのシリアル化係数と出力分解能の対比
出力分解能インターフェイスシリアル化FCLKDCLKINDCLKD0/D1
14 ビット (デフォルト)2 線式7xFS/2FS* 3.5FS* 3.5FS* 7
1 線式14xFSFS* 7FS* 7FS* 14
1/2 線式28xFSFS* 14FS* 14FS* 28
16 ビット2 線式8xFS/2FS* 4FS* 4FS* 8
1 線式16xFSFS* 8FS* 8FS* 16
1/2 線式32xFSFS* 16FS* 16FS* 32
18 ビット2 線式9xFS/2FS* 4.5FS* 4.5FS* 9
1 線式18xFSFS* 9FS* 9FS* 18
1/2 線式36xFSFS* 18FS* 18FS* 36
20 ビット2 線式10xFS/2FS* 5FS* 5FS* 10
1 線式20xFSFS* 10FS* 10FS* 20
1/2 線式40xFSFS* 20FS* 20FS* 40

出力インターフェイス、または分解能をデフォルト設定から変更するプログラミング シーケンスを、出力インターフェイス/モード構成 に示します。