JAJSWE6 April   2025 ADC3664-EP , ADC3664-SEP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性 - 消費電力
    6. 5.6 電気的特性 - DC 仕様
    7. 5.7 電気的特性 - AC 仕様
    8. 5.8 タイミング要件
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力
        1. 7.3.1.1 アナログ入力帯域幅
        2. 7.3.1.2 アナログ フロント エンド設計
          1. 7.3.1.2.1 サンプリング グリッチ フィルタ設計
          2. 7.3.1.2.2 アナログ入力終端および DC バイアス
            1. 7.3.1.2.2.1 AC 結合
            2. 7.3.1.2.2.2 DC 結合
      2. 7.3.2 クロック入力
        1. 7.3.2.1 シングル エンド入力 対 差動クロック入力
      3. 7.3.3 電圧リファレンス
        1. 7.3.3.1 内部基準電圧
        2. 7.3.3.2 外部基準電圧 (VREF)
        3. 7.3.3.3 内部バッファ付き外部基準電圧 (REFBUF/CTRL)
      4. 7.3.4 デジタル ダウン コンバータ
        1. 7.3.4.1 DDC MUX
        2. 7.3.4.2 デジタル フィルタ動作
        3. 7.3.4.3 FS/4 ミキシングと実数出力
        4. 7.3.4.4 数値制御発振器 （NCO） およびデジタル ミキサ
        5. 7.3.4.5 デシメーション フィルタ
        6. 7.3.4.6 SYNC
        7. 7.3.4.7 デシメーションを使用した出力フォーマット
      5. 7.3.5 デジタル インターフェイス
        1. 7.3.5.1 出力 フォーマッタ
        2. 7.3.5.2 出力ビット マッパー
          1. 7.3.5.2.1 2 線式モード
          2. 7.3.5.2.2 1 線式モード
          3. 7.3.5.2.3 1/2 線式モード
        3. 7.3.5.3 出力インターフェイスおよびモード構成
          1. 7.3.5.3.1 構成例
        4. 7.3.5.4 出力データ フォーマット
      6. 7.3.6 テスト・パターン
    4. 7.4 デバイスの機能モード
      1. 7.4.1 通常動作
      2. 7.4.2 パワー ダウン オプション
    5. 7.5 プログラミング
      1. 7.5.1 ピンのみを使用した構成
      2. 7.5.2 SPI インターフェイスを使用した構成
        1. 7.5.2.1 レジスタ書き込み
        2. 7.5.2.2 レジスタ読み出し
  9. 8 アプリケーション情報に関する免責事項
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 入力信号パス
        2. 8.2.2.2 サンプリング クロック
        3. 8.2.2.3 電圧リファレンス
      3. 8.2.3 アプリケーション曲線
    3. 8.3 初期化セットアップ
      1. 8.3.1 動作中のレジスタ初期化
    4. 8.4 電源に関する推奨事項
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
      2. 8.5.2 レイアウト例
  10. 9 レジスタ マップ
    1. 9.1 レジスタの詳細説明
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントの更新通知を受け取る方法
    2. 10.2 サポート・リソース
    3. 10.3 商標
    4. 10.4 静電気放電に関する注意事項
    5. 10.5 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報
    1. 12.1 メカニカル データ

7.3.4.5 デシメーション フィルタ

ADC3664-xEP は、パスバンド帯域幅が約 80%、85dB 以上のストップバンド除去で、2、4、8、16、32 による複素数デシメーションをサポートしています。ADC サンプリング レート FS に対する各種デシメーション設定でのパスバンド帯域幅の概要を、表 7-2 に示します。実数デシメーション モードでは、出力帯域幅は複素数帯域幅の半分です。

表 7-2 デシメーション フィルタの概要と使用可能な最大出力帯域幅
実数または複素数のデシメーションデシメーション設定 N出力レート出力帯域幅出力レート
(FS = 125MSPS)		出力帯域幅
(FS = 125MSPS)
複雑2FS / 2 複素数0.8 × FS / 262.5MSPS 複素50MHz
4FS / 4 複雑0.8 × FS / 431.25MSPS 複素25MHz
8FS / 8 複雑0.8 × FS / 815.625MSPS 複素12.5MHz
16FS / 16 複雑0.8 × FS / 167.8125MSPS 複素6.25MHz
32FS / 32 複雑0.8 × FS / 323.90625MSPS 複素3.125MHz
実数2FS / 2 実数0.4 × FS / 262.5MSPS25MHz
4FS / 4 実数0.4 × FS / 431.25MSPS12.5MHz
8FS / 8 実数0.4 × FS / 815.625MSPS6.25MHz
16FS / 16 実数0.4 × FS / 167.8125MSPS3.125MHz
32FS / 32 実数0.4 × FS / 323.90625MSPS1.5625MHz

デシメーション フィルタの応答である ADC サンプリング クロック周波数に正規化されたものが、図 7-21 から 図 7-30 に示されます。次のように解釈されます。

各図には、図 7-20 に示すように、フィルタのパスバンド、遷移バンド、エイリアスまたはストップバンドが含まれています。x 軸は、(NCO 周波数シフト後の) オフセット周波数を ADC サンプリング レート FS に正規化したものを示します。

たとえば、1/4 の複素セットアップでは、出力データ レートは FS /4 複素、ナイキスト ゾーンは FS / 8 すなわち 0.125 × FS です。遷移バンド (青色) は 0.125 × FS を中心にしており、エイリアス遷移バンドは 0.375 × FS を中心にしています。ストップ バンド (赤色) は、パスバンドの上側にエイリアスがあり、0.25 × FS および 0.5 × FS を中心にして配置されています。ストップバンド減衰は、85dB を超えています。

ADC3664-SEP ADC3664-EP デシメーション フィルタ プロットの解釈図 7-20 デシメーション フィルタ プロットの解釈
ADC3664-SEP ADC3664-EP 2 倍デシメーション時の複素数周波数応答図 7-21 2 倍デシメーション時の複素数周波数応答
ADC3664-SEP ADC3664-EP デシメーションにより、4 つの複素周波数応答を実現図 7-23 デシメーションにより、4 つの複素周波数応答を実現
ADC3664-SEP ADC3664-EP デシメーションにより、8 つの複素周波数応答を実現図 7-25 デシメーションにより、8 つの複素周波数応答を実現
ADC3664-SEP ADC3664-EP デシメーションにより、16 つの複素周波数応答を実現図 7-27 デシメーションにより、16 つの複素周波数応答を実現
ADC3664-SEP ADC3664-EP デシメーションにより、32 つの複素周波数応答を実現図 7-29 デシメーションにより、32 つの複素周波数応答を実現
ADC3664-SEP ADC3664-EP 2 倍デシメーション時の複素数パスバンド リップル応答図 7-22 2 倍デシメーション時の複素数パスバンド リップル応答
ADC3664-SEP ADC3664-EP 4 倍デシメーション時の複素数パスバンド リップル応答図 7-24 4 倍デシメーション時の複素数パスバンド リップル応答
ADC3664-SEP ADC3664-EP 8 倍デシメーション時の複素数パスバンド リップル応答図 7-26 8 倍デシメーション時の複素数パスバンド リップル応答
ADC3664-SEP ADC3664-EP 16 倍デシメーション時の複素数パスバンド リップル応答図 7-28 16 倍デシメーション時の複素数パスバンド リップル応答
ADC3664-SEP ADC3664-EP 32 倍デシメーション時の複素数パスバンド リップル応答図 7-30 32 倍デシメーション時の複素数パスバンド リップル応答