JAJSWE6 April   2025 ADC3664-EP , ADC3664-SEP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性 - 消費電力
    6. 5.6 電気的特性 - DC 仕様
    7. 5.7 電気的特性 - AC 仕様
    8. 5.8 タイミング要件
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力
        1. 7.3.1.1 アナログ入力帯域幅
        2. 7.3.1.2 アナログ フロント エンド設計
          1. 7.3.1.2.1 サンプリング グリッチ フィルタ設計
          2. 7.3.1.2.2 アナログ入力終端および DC バイアス
            1. 7.3.1.2.2.1 AC 結合
            2. 7.3.1.2.2.2 DC 結合
      2. 7.3.2 クロック入力
        1. 7.3.2.1 シングル エンド入力 対 差動クロック入力
      3. 7.3.3 電圧リファレンス
        1. 7.3.3.1 内部基準電圧
        2. 7.3.3.2 外部基準電圧 (VREF)
        3. 7.3.3.3 内部バッファ付き外部基準電圧 (REFBUF/CTRL)
      4. 7.3.4 デジタル ダウン コンバータ
        1. 7.3.4.1 DDC MUX
        2. 7.3.4.2 デジタル フィルタ動作
        3. 7.3.4.3 FS/4 ミキシングと実数出力
        4. 7.3.4.4 数値制御発振器 （NCO） およびデジタル ミキサ
        5. 7.3.4.5 デシメーション フィルタ
        6. 7.3.4.6 SYNC
        7. 7.3.4.7 デシメーションを使用した出力フォーマット
      5. 7.3.5 デジタル インターフェイス
        1. 7.3.5.1 出力 フォーマッタ
        2. 7.3.5.2 出力ビット マッパー
          1. 7.3.5.2.1 2 線式モード
          2. 7.3.5.2.2 1 線式モード
          3. 7.3.5.2.3 1/2 線式モード
        3. 7.3.5.3 出力インターフェイスおよびモード構成
          1. 7.3.5.3.1 構成例
        4. 7.3.5.4 出力データ フォーマット
      6. 7.3.6 テスト・パターン
    4. 7.4 デバイスの機能モード
      1. 7.4.1 通常動作
      2. 7.4.2 パワー ダウン オプション
    5. 7.5 プログラミング
      1. 7.5.1 ピンのみを使用した構成
      2. 7.5.2 SPI インターフェイスを使用した構成
        1. 7.5.2.1 レジスタ書き込み
        2. 7.5.2.2 レジスタ読み出し
  9. 8 アプリケーション情報に関する免責事項
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 入力信号パス
        2. 8.2.2.2 サンプリング クロック
        3. 8.2.2.3 電圧リファレンス
      3. 8.2.3 アプリケーション曲線
    3. 8.3 初期化セットアップ
      1. 8.3.1 動作中のレジスタ初期化
    4. 8.4 電源に関する推奨事項
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
      2. 8.5.2 レイアウト例
  10. 9 レジスタ マップ
    1. 9.1 レジスタの詳細説明
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントの更新通知を受け取る方法
    2. 10.2 サポート・リソース
    3. 10.3 商標
    4. 10.4 静電気放電に関する注意事項
    5. 10.5 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報
    1. 12.1 メカニカル データ

7.3.5.2 出力ビット マッパー

出力ビット マッパーを使用すると、任意の選択されたインターフェイス モードにおいて出力ビットの順序を変更することができます。

ADC3664-SEP ADC3664-EP 出力ビット マッパー図 7-35 出力ビット マッパー

出力ビット マッピングを変更し、出力データ バスを構成するには、2 段階のプロセスが使用されます。

  1. 出力チャネル A および B の両方は、最大 20 ビットの出力が可能です。表 7-6 に示すように、いずれかのチャネルの各出力ビットには一意の識別子ビットがあります。MSB はビット D19 から始まり、選択された出力分解能に応じて、LSB は D6 (14 ビット) から D0 (20 ビット) までです。前のサンプル は、2W モードでのみ必要です。
  2. 次に、ビット マッパーを使用して出力サンプルをアセンブルします。次のセクションでは、シリアル出力フォーマットを再マッピングする方法について詳しく説明します。

表 7-6 各データビットの固有の識別子
ビットチャネル Aチャネル B
以前のサンプル (2W のみ)現在のサンプル以前のサンプル (2W のみ)現在のサンプル
D19 (MSB)0x2D0x6D0x290x69
D180x2C0x6C0x280x68
D170x270x670x230x63
D160x260x660x220x62
D150x250x650x210x61
D140x240x640x200x60
D130x1F0x5F0x1B0x5B
D120x1E0x5E0x1A0x5A
D110x1D0x5D0x190x59
D100x1C0x5C0x180x58
D90x170x570x130x53
D80x160x560x120x52
D70x150x550x110x51
D60x140x540x100x50
D50x0F0x4F0x0B0x4B
D40x0E0x4E0x0A0x4A
D30x0D0x4D0x090x49
D20x0C0x4C0x080x48
D10x070x470x030x43
D0 (LSB)0x060x460x020x42

シリアル出力モードでは、シリアル出力ストリーム内の各位置にデータビット (固有の識別子を持つ) を割り当てる必要があります。チャネルごとに合計 40 個のアドレスが使用できます。チャネル A はアドレス 0x39 ～ 0x60、チャネル B はアドレス 0x61 ～ 0x88 に及びます。複素デシメーションを使用する場合、出力ビット マッパーは「I」サンプルと「Q」サンプルの両方に適用されます。