JAJSWE6 April   2025 ADC3664-EP , ADC3664-SEP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性 - 消費電力
    6. 5.6 電気的特性 - DC 仕様
    7. 5.7 電気的特性 - AC 仕様
    8. 5.8 タイミング要件
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力
        1. 7.3.1.1 アナログ入力帯域幅
        2. 7.3.1.2 アナログ フロント エンド設計
          1. 7.3.1.2.1 サンプリング グリッチ フィルタ設計
          2. 7.3.1.2.2 アナログ入力終端および DC バイアス
            1. 7.3.1.2.2.1 AC 結合
            2. 7.3.1.2.2.2 DC 結合
      2. 7.3.2 クロック入力
        1. 7.3.2.1 シングル エンド入力 対 差動クロック入力
      3. 7.3.3 電圧リファレンス
        1. 7.3.3.1 内部基準電圧
        2. 7.3.3.2 外部基準電圧 (VREF)
        3. 7.3.3.3 内部バッファ付き外部基準電圧 (REFBUF/CTRL)
      4. 7.3.4 デジタル ダウン コンバータ
        1. 7.3.4.1 DDC MUX
        2. 7.3.4.2 デジタル フィルタ動作
        3. 7.3.4.3 FS/4 ミキシングと実数出力
        4. 7.3.4.4 数値制御発振器 （NCO） およびデジタル ミキサ
        5. 7.3.4.5 デシメーション フィルタ
        6. 7.3.4.6 SYNC
        7. 7.3.4.7 デシメーションを使用した出力フォーマット
      5. 7.3.5 デジタル インターフェイス
        1. 7.3.5.1 出力 フォーマッタ
        2. 7.3.5.2 出力ビット マッパー
          1. 7.3.5.2.1 2 線式モード
          2. 7.3.5.2.2 1 線式モード
          3. 7.3.5.2.3 1/2 線式モード
        3. 7.3.5.3 出力インターフェイスおよびモード構成
          1. 7.3.5.3.1 構成例
        4. 7.3.5.4 出力データ フォーマット
      6. 7.3.6 テスト・パターン
    4. 7.4 デバイスの機能モード
      1. 7.4.1 通常動作
      2. 7.4.2 パワー ダウン オプション
    5. 7.5 プログラミング
      1. 7.5.1 ピンのみを使用した構成
      2. 7.5.2 SPI インターフェイスを使用した構成
        1. 7.5.2.1 レジスタ書き込み
        2. 7.5.2.2 レジスタ読み出し
  9. 8 アプリケーション情報に関する免責事項
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 入力信号パス
        2. 8.2.2.2 サンプリング クロック
        3. 8.2.2.3 電圧リファレンス
      3. 8.2.3 アプリケーション曲線
    3. 8.3 初期化セットアップ
      1. 8.3.1 動作中のレジスタ初期化
    4. 8.4 電源に関する推奨事項
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
      2. 8.5.2 レイアウト例
  10. 9 レジスタ マップ
    1. 9.1 レジスタの詳細説明
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントの更新通知を受け取る方法
    2. 10.2 サポート・リソース
    3. 10.3 商標
    4. 10.4 静電気放電に関する注意事項
    5. 10.5 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報
    1. 12.1 メカニカル データ

4 ピン構成および機能

図 4-1 RSB (WQFN) パッケージ、40 ピン
(上面図)
表 4-1 ピンの機能
ピン タイプ 概要
名称 番号
入力/換算
AINM 13 I 負アナログ入力、チャネル A
AINP 12 I 正アナログ入力、チャネル A
BINP 39 I 正アナログ入力、チャネル B
BINM 38 I 負アナログ入力、チャネル B
REFGND 3 I 基準グランド入力、0V
VCM 8 O アナログ入力への同相電圧出力、0.95V
VREF 2 I 外部電圧リファレンス入力
クロック
CLKM 7 I ADC の負の差動サンプリング クロック入力
CLKP 6 I ADC の正の差動サンプリング クロック入力
構成
PDN/同期 1 I パワーダウン/同期入力。このピンは、SPI インターフェイスにより構成します。アクティブ HIGH。このピンには、内部に 21kΩ プルダウン抵抗があります。
REFBUF/CTRL 4 I このピンを使用して、電源投入時にデフォルトのサンプリング クロック タイプと電圧リファレンス ソースを構成します。AVDD に対して内部に 100kΩ のプルアップ抵抗があります。
リセット 9 I ハードウェア リセットアクティブ HIGH。このピンには、内部に 21kΩ プルダウン抵抗があります。
SCLK 35 I シリアル インターフェース クロック入力。このピンには、内部に 21kΩ プルダウン抵抗があります。
SDIO 10 I シリアル インターフェース データ入出力。このピンには、内部に 21kΩ プルダウン抵抗があります。
SEN 16 I シリアル インターフェースのイネーブル。アクティブ Low。このピンには、内部に AVDD への 21kΩ プルアップ抵抗があります。
NC 27 - 接続しない
デジタル インターフェイス
DA0P 20 O レーン 0、チャネル A の正の差動シリアル LVDS 出力。
DA0M 19 O レーン 0、チャネル A の負の差動シリアル LVDS 出力。
DA1P 18 O レーン 1、チャネル A の正の差動シリアル LVDS 出力。
DA1M 17 O レーン 1、チャネル A の負の差動シリアル LVDS 出力。
DB0P 31 O レーン 0、チャネル B の正の差動シリアル LVDS 出力。
DB0M 32 O レーン 0、チャネル B の負の差動シリアル LVDS 出力。
DB1P 33 O レーン 1、チャネル B の正の差動シリアル LVDS 出力。
DB1M 34 O レーン 1、チャネル B の負の差動シリアル LVDS 出力。
DCLKP 23 O 正の差動シリアル LVDS ビットクロック出力。
DCLKM 22 O 負の差動シリアル LVDS ビット クロック出力。
FCLKP 28 O 正の差動データ LVDS フレーム クロック出力。
FCLKM 29 O 負の差動シリアル LVDS フレーム クロック出力。
DCLKINP 25 I 正の差動シリアル LVDS ビット クロック入力。内部に 100Ω の差動終端
DCLKINM 24 I 負の差動シリアル LVDS ビット クロック入力。内部に 100Ω の差動終端
電源
AVDD 5,15,36 I アナ 1.8V のアナログ電源
GND 11、14、37、40、PowerPAD™ I グランド、0V
IOGND 26 I デジタル インターフェース用のグランド、0V
IOVDD 21.30 I デジタル インターフェイス用 1.8V 電源