JAJUA77A June   2023  – November 2025

 

  1.   1
  2.   説明
  3.   特長
  4.   4
  5. 1評価基板の概要
    1. 1.1 はじめに
    2. 1.2 キットの内容
    3. 1.3 製品情報
    4. 1.4 評価基板のリビジョンおよびアセンブリ バリエーション
    5. 1.5 仕様
  6. 2ハードウェア
    1. 2.1  補足画像
    2. 2.2  主な特長
      1. 2.2.1 プロセッサ
      2. 2.2.2 メモリ
      3. 2.2.3 JTAG エミュレータ
      4. 2.2.4 サポートされるインターフェイスおよびペリフェラル
      5. 2.2.5 アプリケーション固有のアドオン基板をサポートするための拡張コネクタ ヘッダー
    3. 2.3  電源
      1. 2.3.1 電源要件
      2. 2.3.2 電源入力
      3. 2.3.3 電源
      4. 2.3.4 電源オン オフの手順
        1. 2.3.4.1 電源オンの手順
        2. 2.3.4.2 電源オフの手順
        3. 2.3.4.3 電力テスト ポイント
      5. 2.3.5 電源シーケンス
      6. 2.3.6 AM62x 17x17 SoC 電源
      7. 2.3.7 電流監視
    4. 2.4  AM62x 低消費電力 SK 評価基板インターフェイスのマッピング
    5. 2.5  クロック処理
    6. 2.6  リセット
    7. 2.7  OLDI ディスプレイ インターフェイス
    8. 2.8  CSI インターフェイス
    9. 2.9  オーディオ コーデック インターフェイス
    10. 2.10 HDMI ディスプレイ インターフェイス
    11. 2.11 JTAG インターフェイス
    12. 2.12 テスト オートメーション ヘッダー
    13. 2.13 UART インターフェイス
    14. 2.14 USB インターフェイス
      1. 2.14.1 USB2.0 Type A インターフェイス
      2. 2.14.2 USB2.0 Type C インターフェイス
    15. 2.15 メモリ インターフェイス
      1. 2.15.1 LPDDR4 インターフェイス
      2. 2.15.2 OSPI
      3. 2.15.3 MMC インターフェイス
        1. 2.15.3.1 MMC0 - eMMC インターフェイス
        2. 2.15.3.2 MMC1 — マイクロ SD インターフェイス
        3. 2.15.3.3 MMC2 - M2 Key E インターフェイス
      4. 2.15.4 EEPROM
    16. 2.16 イーサネット インターフェイス
      1. 2.16.1 CPSW イーサネット PHY1 のデフォルト構成
      2. 2.16.2 CPSW イーサネット PHY2 のデフォルト構成
    17. 2.17 GPIO ポート エクスパンダ
    18. 2.18 GPIO へのマッピング
    19. 2.19 AM62x 低消費電力 SK 評価基板のユーザー設定と構成
      1. 2.19.1 評価基板 DIP スイッチ
      2. 2.19.2 ブート モード
      3. 2.19.3 ユーザー テスト LED
    20. 2.20 拡張ヘッダ
      1. 2.20.1 ユーザー拡張コネクタ
      2. 2.20.2 MCU コネクタ
      3. 2.20.3 PRU コネクタ
    21. 2.21 プッシュ ボタン
    22. 2.22 I2C アドレス マッピング
  7. 3ハードウェア設計ファイル
  8. 4準拠に関する情報
    1. 4.1 EMC、EMI、ESD への準拠
  9. 5追加情報
    1. 5.1 既知の問題と修正
    2.     商標
    3.     72
  10. 6改訂履歴

2.15.2 OSPI

AM62x 低消費電力 SK 評価基板は、AM62x 17x17 SoC の OSPI0 に接続された 1 ギガビット OSPI メモリ デバイス (Cypress 型番 W35N01JWTBAG) を搭載しています。OSPI は、最大 166Mhz STR および 120Mhz DTR のクロック速度でシングルおよびダブル データ レートに対応しています。

OSPI および QSPI の実装：DATA[7:0]、DQS、INT#、および CLK 信号には 0Ω 抵抗が設けられています。バスのフローティングを防ぐため、DATA[7:0] には外部プルアップ抵抗を実装できるフットプリントが用意されています。OSPI メモリのフットプリントでは、QSPI メモリまたは OSPI メモリのいずれかを取り付けることもできます。QSPI フラッシュを実装する場合は、OSPI_DATA[4:7] ピンに配置された 0Ω の直列抵抗は取り外します。

OSPI フラッシュのリセットは、SoC の RESETSTATz と SoC GPIO の GPIO_OSPI_RSTn 信号を論理積する回路に接続されています。これにより、ウォームおよびコールド リセットのリセットが適用されます。デフォルトのアクティブ状態を設定するために、SoC ピンからの GPIO_OSPI_RSTn にプルアップが提供されています。

OSPI フラッシュは 1.8V IO 電源から電力を供給されます。1.8V 電源は、OSPI フラッシュ メモリの VCC ピンと VCCQ ピンの両方に供給されます。SOC の OSPI は、SoC の VDDSHV1 電源グループから電力を供給され、1.8V IO 電源に接続されています。

OSPI のブロック図図 2-19 OSPI のブロック図