The ADS54J60 is a low-power, wide-bandwidth, 16-bit, 1.0-GSPS, dual-channel, analog-to-digital converter (ADC). Designed for high signal-to-noise ratio (SNR), the device delivers a noise floor of –159 dBFS/Hz for applications aiming for highest dynamic range over a wide instantaneous bandwidth. The device supports the JESD204B serial interface with data rates up to 10 Gbps, supporting two or four lanes per ADC. The buffered analog input provides uniform input impedance across a wide frequency range while minimizing sample-and-hold glitch energy. Each ADC channel optionally can be connected to a wideband digital down-converter (DDC) block. The ADS54J60 provides excellent spurious-free dynamic range (SFDR) over a large input frequency range with very low power consumption.
The JESD204B interface reduces the number of interface lines, allowing high system integration density. An internal phase-locked loop (PLL) multiplies the ADC sampling clock to derive the bit clock that is used to serialize the 16-bit data from each channel.
| Top-Dokumentation | Typ | Titel | Format-Optionen | Neueste englische Version herunterladen | Datum |
|---|---|---|---|---|---|
| * | Datenblatt | ADS54J60 Dual-Channel, 16-Bit, 1.0-GSPS Analog-to-Digital Converter datasheet (Rev. D) | PDF | HTML | 17.04.2019 | |
| Anwendungshinweis | Implementing the External DC Offset Correction Block in the ADS54J60 (Rev. A) | PDF | HTML | 13.06.2023 | ||
| Benutzerhandbuch | HSDC Pro with Xilinx KCU105 | 01.03.2017 | |||
| Technischer Artikel | How to minimize filter loss when you drive an ADC | PDF | HTML | 20.10.2016 | ||
| Analog Design Journal | JESD204B over optical fiber enables new architecture for phased-array radar | 26.01.2016 | |||
| Technischer Artikel | RF sampling: interleaving builds faster ADCs | PDF | HTML | 29.10.2015 | ||
| Technischer Artikel | RF sampling: How over-sampling is cheating physics | PDF | HTML | 21.08.2015 |
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| Gehäuse | Pins | CAD-Symbole, Footprints und 3D-Modelle |
|---|---|---|
| VQFNP (RMP) | 72 | Ultra Librarian |
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