製品詳細

Resolution (Bits) 16 Number of DAC channels (#) 2 Interface type JESD204B Sample/update rate (MSPS) 2500 Features Ultra High Speed Rating Catalog Interpolation 16x, 1x, 2x, 4x, 8x Power consumption (Typ) (mW) 1144 SFDR (dB) 81 Architecture Current Source Operating temperature range (C) -40 to 85 Reference type Int
Resolution (Bits) 16 Number of DAC channels (#) 2 Interface type JESD204B Sample/update rate (MSPS) 2500 Features Ultra High Speed Rating Catalog Interpolation 16x, 1x, 2x, 4x, 8x Power consumption (Typ) (mW) 1144 SFDR (dB) 81 Architecture Current Source Operating temperature range (C) -40 to 85 Reference type Int
FCBGA (AAV) 144 100 mm² 10 x 10
  • Resolution: 16-Bit
  • Maximum Sample Rate:
    • DAC37J82: 1.6 GSPS
    • DAC38J82: 2.5 GSPS
  • Maximum Input Data Rate: 1.23GSPS
  • JESD204B Interface
    • 8 JESD204B Serial Input Lanes
    • 12.5 Gbps Maximum Bit Rate per Lane
    • Subclass 1 Multi-DAC synchronization
  • On-Chip Very Low Jitter PLL
  • Selectable 1x -16x Interpolation
  • Independent Complex Mixers with
    48-bit NCO/ or ±n×Fs/8
  • Wideband Digital Quadrature Modulator
    Correction
  • Sinx/x Correction Filters
  • Fractional Sample Group Delay Correction
  • Flexible Routing to Four Analog Outputs
    via Output Multiplexer
  • 3/4-Wire Serial Control Bus (SPI)
  • Integrated Temperature Sensor
  • JTAG Boundary Scan
  • Pin-compatible with Quad-channel
    DAC37J84/DAC38J84
  • Power Dissipation: 1.1W at 2.5GSPS
  • Package: 10x10mm, 144-Ball Flip-Chip BGA
  • Resolution: 16-Bit
  • Maximum Sample Rate:
    • DAC37J82: 1.6 GSPS
    • DAC38J82: 2.5 GSPS
  • Maximum Input Data Rate: 1.23GSPS
  • JESD204B Interface
    • 8 JESD204B Serial Input Lanes
    • 12.5 Gbps Maximum Bit Rate per Lane
    • Subclass 1 Multi-DAC synchronization
  • On-Chip Very Low Jitter PLL
  • Selectable 1x -16x Interpolation
  • Independent Complex Mixers with
    48-bit NCO/ or ±n×Fs/8
  • Wideband Digital Quadrature Modulator
    Correction
  • Sinx/x Correction Filters
  • Fractional Sample Group Delay Correction
  • Flexible Routing to Four Analog Outputs
    via Output Multiplexer
  • 3/4-Wire Serial Control Bus (SPI)
  • Integrated Temperature Sensor
  • JTAG Boundary Scan
  • Pin-compatible with Quad-channel
    DAC37J84/DAC38J84
  • Power Dissipation: 1.1W at 2.5GSPS
  • Package: 10x10mm, 144-Ball Flip-Chip BGA

The pin-compatible DAC37J82/DAC38J82 family is a very low power, 16-bit, dual-channel, 1.6/2.5 GSPS digital to analog converter (DAC) with JESD204B interface. The maximum input data rate is 1.23 GSPS.

Digital data is input to the device through 1, 2, 4 or 8 configurable serial JESD204B lanes running up to 12.5 Gbps with on-chip termination and programmable equalization. The interface allows JESD204B Subclass 1 SYSREF based deterministic latency and full synchronization of multiple devices.

The device includes features that simplify the design of complex transmit architectures. Fully bypassable 2x to 16x digital interpolation filters with over 90 dB of stop-band attenuation simplify the data interface and reconstruction filters. An on-chip 48-bit Numerically Controlled Oscillator (NCO) and independent complex mixers allow flexible and accurate carrier placement.

A high-performance low jitter PLL simplifies clocking of the device without significant impact on the dynamic range. The digital Quadrature Modulator Correction (QMC) and Group Delay Correction (QDC) enable complete IQ compensation for gain, offset, phase, and group delay between channels in direct up-conversion applications. A programmable Power Amplifier (PA) protection mechanism is available to provide PA protection in cases when the abnormal power behavior of the input data is detected.

DAC37J82/DAC38J82 family provides four analog outputs, and the data from the internal two digital paths can be routed to any two out of these four DAC outputs via the output multiplexer.

The pin-compatible DAC37J82/DAC38J82 family is a very low power, 16-bit, dual-channel, 1.6/2.5 GSPS digital to analog converter (DAC) with JESD204B interface. The maximum input data rate is 1.23 GSPS.

Digital data is input to the device through 1, 2, 4 or 8 configurable serial JESD204B lanes running up to 12.5 Gbps with on-chip termination and programmable equalization. The interface allows JESD204B Subclass 1 SYSREF based deterministic latency and full synchronization of multiple devices.

The device includes features that simplify the design of complex transmit architectures. Fully bypassable 2x to 16x digital interpolation filters with over 90 dB of stop-band attenuation simplify the data interface and reconstruction filters. An on-chip 48-bit Numerically Controlled Oscillator (NCO) and independent complex mixers allow flexible and accurate carrier placement.

A high-performance low jitter PLL simplifies clocking of the device without significant impact on the dynamic range. The digital Quadrature Modulator Correction (QMC) and Group Delay Correction (QDC) enable complete IQ compensation for gain, offset, phase, and group delay between channels in direct up-conversion applications. A programmable Power Amplifier (PA) protection mechanism is available to provide PA protection in cases when the abnormal power behavior of the input data is detected.

DAC37J82/DAC38J82 family provides four analog outputs, and the data from the internal two digital paths can be routed to any two out of these four DAC outputs via the output multiplexer.

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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート DAC3xJ82 Dual-Channel, 16-Bit, 1.6/2.5 GSPS, Digital-to-Analog Converters with 12.5 Gbps JESD204B Interface データシート (Rev. B) PDF | HTML 2014年 5月 6日
アプリケーション・ノート DAC3xJ8x SYSREF Configuration 2017年 9月 27日
EVM ユーザー ガイド (英語) DAC3XJ8XEVM User's Guide (Rev. B) 2016年 4月 28日
EVM ユーザー ガイド (英語) TSW3XJ8XEVM User's Guide (Rev. B) 2016年 3月 9日
Analog Design Journal JESD204B over optical fiber enables new architecture for phased-array radar 2016年 1月 26日
アプリケーション・ノート System solution for avionics & defense 2015年 9月 23日
ホワイト・ペーパー Ready to make the jump to JESD204B? White Paper (Rev. B) 2015年 3月 19日
技術記事 JESD204B: How to measure and verify your deterministic latency 2015年 2月 27日
EVM ユーザー ガイド (英語) Interoperability of TI DAC38J84 Family of JESD204B DACs with Altera FPGAs (Rev. A) 2014年 9月 15日
設計ガイド Analog Interfacing Networks for DAC348x and Modulators (Rev. A) 2013年 8月 14日
アプリケーション・ノート High Speed, Digital-to-Analog Converters Basics (Rev. A) 2012年 10月 23日
アプリケーション・ノート 高速データ変換 英語版をダウンロード 2009年 12月 11日
アプリケーション・ノート データ・コンバータのドリフトに関する設計者の必須知識: 最悪劣化度の構成要素を理解して仕様の条件を減らす 2009年 4月 22日

設計および開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

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DAC38J82EVM — DAC38J82 評価モジュール

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DAC3XJ8XEVM Software (Rev. C)

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パッケージ ピン数 ダウンロード
FCBGA (AAV) 144 オプションの表示

購入と品質

記載されている情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL rating / リフローピーク温度
  • MTBF/FIT 推定値
  • 原材料組成
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス・デザインが存在する可能性があります。

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