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SN65DSI86-Q1

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오토모티브 MIPI® DSI 브리지-eDP

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SN65DSI86-Q1

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제품 상세 정보

Type Bridge Protocols MIPI DSI, eDP Rating Automotive Speed (max) (Gbps) 12 Supply voltage (V) 1.2 Operating temperature range (°C) -40 to 85
Type Bridge Protocols MIPI DSI, eDP Rating Automotive Speed (max) (Gbps) 12 Supply voltage (V) 1.2 Operating temperature range (°C) -40 to 85
HTQFP (PAP) 64 144 mm² 12 x 12
  • Embedded DisplayPort (eDP) 1.4 Compliant
    Supporting 1, 2, or 4 Lanes at 1.62 Gbps (RBR),
    2.16 Gbps, 2.43 Gbps, 2.7 Gbps (HBR), 3.24
    Gbps, 4.32 Gbps, or 5.4 Gbps (HBR2).
  • Implements MIPI® D-PHY Version 1.1 Physical
    Layer Front-End and Display Serial Interface (DSI)
    Version 1.02.00
  • Dual-Channel DSI Receiver Configurable for One,
    Two, Three, or Four D-PHY Data Lanes Per
    Channel Operating up to 1.5 Gbps Per Lane
  • Supports 18 bpp and 24 bpp DSI Video Packets
    With RGB666 and RGB888 Formats
  • Suitable for 60 fps 4K 4096 × 2304 Resolution at
    18 bpp Color, and WUXGA 1920 × 1200
    Resolution with 3D Graphics at 60 fps (120 fps
    Equivalent)
  • MIPI Front-End Configurable for Single-Channel
    or Dual-Channel DSI Configuration
  • Supports Dual-Channel DSI Odd, Even and Left,
    Right Operating Modes
  • 1.2-V Main VCC Power Supply and 1.8-V Supply
    for Digital I/Os
  • Low-Power Features Include Panel Refresh and
    MIPI Ultralow Power State (ULPS) Support
  • DisplayPort Lane Polarity and Assignment
    Configurable.
  • Supports 12-MHz, 19.2-MHz, 26-MHz, 27-MHz,
    and 38.4-MHz Frequencies Through External
    Reference Clock (REFCLK)
  • ESD Rating ±2 kV (HBM)
  • Packaged in 64-Terminal HTQFP (PAP)
  • Temperature Range: –40°C to +85°C
  • Embedded DisplayPort (eDP) 1.4 Compliant
    Supporting 1, 2, or 4 Lanes at 1.62 Gbps (RBR),
    2.16 Gbps, 2.43 Gbps, 2.7 Gbps (HBR), 3.24
    Gbps, 4.32 Gbps, or 5.4 Gbps (HBR2).
  • Implements MIPI® D-PHY Version 1.1 Physical
    Layer Front-End and Display Serial Interface (DSI)
    Version 1.02.00
  • Dual-Channel DSI Receiver Configurable for One,
    Two, Three, or Four D-PHY Data Lanes Per
    Channel Operating up to 1.5 Gbps Per Lane
  • Supports 18 bpp and 24 bpp DSI Video Packets
    With RGB666 and RGB888 Formats
  • Suitable for 60 fps 4K 4096 × 2304 Resolution at
    18 bpp Color, and WUXGA 1920 × 1200
    Resolution with 3D Graphics at 60 fps (120 fps
    Equivalent)
  • MIPI Front-End Configurable for Single-Channel
    or Dual-Channel DSI Configuration
  • Supports Dual-Channel DSI Odd, Even and Left,
    Right Operating Modes
  • 1.2-V Main VCC Power Supply and 1.8-V Supply
    for Digital I/Os
  • Low-Power Features Include Panel Refresh and
    MIPI Ultralow Power State (ULPS) Support
  • DisplayPort Lane Polarity and Assignment
    Configurable.
  • Supports 12-MHz, 19.2-MHz, 26-MHz, 27-MHz,
    and 38.4-MHz Frequencies Through External
    Reference Clock (REFCLK)
  • ESD Rating ±2 kV (HBM)
  • Packaged in 64-Terminal HTQFP (PAP)
  • Temperature Range: –40°C to +85°C

The SN65DSI86-Q1 DSI to embedded DisplayPort (eDP) bridge features a dual-channel MIPI D-PHY receiver front-end configuration with four lanes per channel operating at 1.5 Gbps per lane and a maximum input bandwidth of 12 Gbps. The bridge decodes MIPI DSI 18-bpp RGB666 and 24-bpp RGB888 packets and converts the formatted video data stream to a DisplayPort with up to four lanes at either 1.62 Gbps, 2.16 Gbps, 2.43 Gbps, 2.7 Gbps, 3.24 Gbps, 4.32 Gbps, or 5.4 Gbps.

The SN65DSI86-Q1 is well suited for WQXGA at 60 frames per second, as well as 3D graphics at 4K and true HD (1920 × 1080) resolutions at an equivalent 120 fps with up to 24 bpp. Partial line buffering is implemented to accommodate the data stream mismatch between the DSI and DisplayPort interfaces.

Designed with industry compliant interface technology, the is compatible with a wide range of microprocessors, and is designed with a range of power management features, including panel refresh support, and the MIPI defined ultralow power state (ULPS) support.

The SN65DSI86 Q1 is implemented in a 10-mm × 10-mm HTQFP at 0.5-mm pitch package, and operates across a temperature range from –40°C to +85°C.

In the rest of this document, the SN65DSI86-Q1 is referred to as SN65DSIx6 or DSIx6.

The SN65DSI86-Q1 DSI to embedded DisplayPort (eDP) bridge features a dual-channel MIPI D-PHY receiver front-end configuration with four lanes per channel operating at 1.5 Gbps per lane and a maximum input bandwidth of 12 Gbps. The bridge decodes MIPI DSI 18-bpp RGB666 and 24-bpp RGB888 packets and converts the formatted video data stream to a DisplayPort with up to four lanes at either 1.62 Gbps, 2.16 Gbps, 2.43 Gbps, 2.7 Gbps, 3.24 Gbps, 4.32 Gbps, or 5.4 Gbps.

The SN65DSI86-Q1 is well suited for WQXGA at 60 frames per second, as well as 3D graphics at 4K and true HD (1920 × 1080) resolutions at an equivalent 120 fps with up to 24 bpp. Partial line buffering is implemented to accommodate the data stream mismatch between the DSI and DisplayPort interfaces.

Designed with industry compliant interface technology, the is compatible with a wide range of microprocessors, and is designed with a range of power management features, including panel refresh support, and the MIPI defined ultralow power state (ULPS) support.

The SN65DSI86 Q1 is implemented in a 10-mm × 10-mm HTQFP at 0.5-mm pitch package, and operates across a temperature range from –40°C to +85°C.

In the rest of this document, the SN65DSI86-Q1 is referred to as SN65DSIx6 or DSIx6.
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기술 문서

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* Data sheet SN65DSIx6-Q1 MIPI® DSI to eDP™ Bridge datasheet (Rev. A) PDF | HTML 2015/12/29
Application note SN65DSI86 and SN65DSI96 Hardware Implementation Guide 2013/10/08

설계 및 개발

추가 조건 또는 필수 리소스는 사용 가능한 경우 아래 제목을 클릭하여 세부 정보 페이지를 확인하세요.

IDE, 구성, 컴파일러 또는 디버거

DSI-TUNER — 튜너 비디오 구성 소프트웨어 툴

DSI 튜너 비디오 구성 툴은 SN65DSI8x DSI-LVDS 브리지 장치를 사용하여 DSI 데이터를 LVDS 패널로 전송하는 데 필요한 비디오 타이밍 및 구성 레지스터 값을 생성합니다. 타이밍과 레지스터 값은 툴에 제공된 입력 필드에 입력한 입력을 기준으로 계산됩니다.
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시뮬레이션 모델

SN65DSI86-Q1 IBIS Model

SLLM242.ZIP (92 KB) - IBIS Model
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시뮬레이션 툴

PSPICE-FOR-TI — TI 설계 및 시뮬레이션 툴용 PSpice®

TI용 PSpice®는 아날로그 회로의 기능을 평가하는 데 사용되는 설계 및 시뮬레이션 환경입니다. 완전한 기능을 갖춘 이 설계 및 시뮬레이션 제품군은 Cadence®의 아날로그 분석 엔진을 사용합니다. 무료로 제공되는 TI용 PSpice에는 아날로그 및 전력 포트폴리오뿐 아니라 아날로그 행동 모델에 이르기까지 업계에서 가장 방대한 모델 라이브러리 중 하나가 포함되어 있습니다.

TI 설계 및 시뮬레이션 환경용 PSpice는 기본 제공 라이브러리를 이용해 복잡한 혼합 신호 설계를 시뮬레이션할 수 있습니다. 레이아웃 및 제작에 (...)
요청
시뮬레이션 툴

TINA-TI — SPICE 기반 아날로그 시뮬레이션 프로그램

TINA-TI provides all the conventional DC, transient and frequency domain analysis of SPICE and much more. TINA has extensive post-processing capability that allows you to format results the way you want them. Virtual instruments allow you to select input waveforms and probe circuit nodes voltages (...)
사용 설명서: PDF
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HTQFP (PAP) 64 옵션 보기
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주문 및 품질

포함된 정보:
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  • REACH
  • 디바이스 마킹
  • 납 마감/볼 재질
  • MSL 등급/피크 리플로우
  • MTBF/FIT 예측
  • 물질 성분
  • 인증 요약
  • 지속적인 신뢰성 모니터링
포함된 정보:
  • 팹 위치
  • 조립 위치

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지원 및 교육

TI 엔지니어의 기술 지원을 받을 수 있는 TI E2E™ 포럼

포럼 주제 모두 보기(영문)

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