Las antenas de matriz en fase y la formación de haces digital son tecnologías clave que impulsarán el rendimiento de los futuros sistemas de comunicación por satélite de banda ancha y de imágenes de radar a bordo de vehículos espaciales. La formación de haces digital, a diferencia de la formación de haces analógica, normalmente requiere un conjunto de convertidores de datos por elemento de antena. Estos convertidores necesitan relojes con una relación de fase definida específica. Este diseño de referencia muestra cómo generar señales de reloj de megahercios a gigahercios de bajo ruido con una relación de fase definida y ajustable. La recuperación uniforme de la fase del reloj es posible después de que se produzca un solo evento. La compatibilidad con JESD204B se demuestra operando dos módulos de evaluación ADC12DJ3200QML-SP con sus correspondientes plataformas de captura basadas en FPGA a 3.2 GHz con inclinación de placa a placa de 10 ps.
Se desarrolló una placa completamente integrada únicamente para pruebas y validación de rendimiento y no está disponible para la venta.
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Descripción general del diseño de referencia y datos de las pruebas de rendimiento verificadas
Descripción detallada del diseño para la instalación de componentes
Lista completa de componentes de diseño, designadores de referencia y números de fabricantes/piezas
Archivos para modelos 3D o dibujos 2D de componentes de IC
Fichero de diseño que contiene información sobre la capa física de la PCB de diseño
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Diagrama esquemático detallado del diseño y los componentes
Incluye productos de TI en el diseño y posibles alternativas.
| Tipo | Título | Descargar la versión más reciente en inglés | Fecha | ||
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| * | Guía de diseño | Space-Grade, Multichannel, JESD204B 15-GHz Clock Reference Design | PDF | HTML | 21/03/2023 |
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