JAJSXJ8 November   2025 ADC32RF72

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性 - 消費電力
    6. 5.6 電気的特性 - DC 仕様
    7. 5.7 電気的特性 - AC 仕様
    8. 5.8 タイミング要件
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力
        1. 7.3.1.1 入力帯域幅
        2. 7.3.1.2 バックグラウンドキャリブレーション
      2. 7.3.2 ADC チャネルの選択とパワー ダウン モード
      3. 7.3.3 サンプリング クロック入力
      4. 7.3.4 SYSREF
        1. 7.3.4.1 SYSREF モニタ
      5. 7.3.5 デジタルシグナルプロセッサ (DSP) 機能
        1. 7.3.5.1 DSP 入力マルチプレクサ
        2. 7.3.5.2 非整数遅延
        3. 7.3.5.3 イコライゼーション用のプログラム可能な FIR フィルタ
        4. 7.3.5.4 DSP 出力マルチプレクサ
        5. 7.3.5.5 デジタルダウンコンバータ (DDC)
          1. 7.3.5.5.1 デシメーションフィルタ入力
          2. 7.3.5.5.2 デシメーションモード
          3. 7.3.5.5.3 デシメーション フィルタ応答
          4. 7.3.5.5.4 数値制御発振器 (NCO)
            1. 7.3.5.5.4.1 NCO の更新
            2. 7.3.5.5.4.2 NCO リセット
      6. 7.3.6 デジタル出力インターフェイス
        1. 7.3.6.1 JESD204B/C インターフェイス
          1. 7.3.6.1.1 JESD204B 初期レーン アライメント (ILA)
          2. 7.3.6.1.2 SYNC 信号
          3. 7.3.6.1.3 JESD204B/C フレーム アセンブリ
          4. 7.3.6.1.4 バイパスモードの JESD204B/C フレームアセンブリ
          5. 7.3.6.1.5 実際のデシメーションを使用する JESD204B/C フレーム アセンブリ
          6. 7.3.6.1.6 複雑なデシメーションを使用する JESD204B、C フレーム アセンブリ
        2. 7.3.6.2 JESD 出力リファレンスクロック
    4. 7.4 デバイスの機能モード
      1. 7.4.1 デバイス動作モードの比較
    5. 7.5 プログラミング
      1. 7.5.1 GPIO 制御
      2. 7.5.2 SPI レジスタへの書き込み
      3. 7.5.3 SPI レジスタの読み取り
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション：スペクトル アナライザ
      1. 8.2.1 設計要件
        1. 8.2.1.1 入力信号パス：広帯域レシーバ
        2. 8.2.1.2 クロック処理
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 サンプリングクロックの要件
      3. 8.2.3 アプリケーション特性の波形
    3. 8.3 代表的なアプリケーション：時間ドメインデジタイザ
      1. 8.3.1 設計要件
        1. 8.3.1.1 入力信号パス：時間ドメインデジタイザ
      2. 8.3.2 アプリケーション特性の波形
    4. 8.4 初期化セットアップ
    5. 8.5 電源に関する推奨事項
    6. 8.6 レイアウト
      1. 8.6.1 レイアウトのガイドライン
      2. 8.6.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
      2. 9.1.2 サード・パーティ製品に関する免責事項
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報
7.3.5.5.1 デシメーションフィルタ入力

図 7-12 に示すように、8 倍の DDC の各入力にはいくつかの異なるマルチプレクサがあります。各 DDC には、DDC_REAL_DATA_MUX と DDC_INPUT_DATA_TYPE_MUX があります。DDC 入力のデータタイプは、DDC_mode の設定に基づきます。

ADC32RF72 DDC 入力データのマルチプレクサ化図 7-22 DDC 入力データのマルチプレクサ化

次のパラメータをプログラムできます：

表 7-13 DDC プログラミングの入力選択

システムパラメータ名

サイズデフォルトアクセス権説明
DDC_AVG__SEL{0,2}3..R/W

マルチプレクサ DDC_REAL_DATA_MUX[3:0]/[7:4] の共有入力として 2 倍の AVG で平均化する 2 つのデータストリームを選択します。

0：dsp_out[0] と dsp_out[1] の平均。

1：dsp_out[0] と dsp_out[2] の平均。

2：dsp_out[0] と dsp_out[3] の平均。

3：dsp_out[1] と dsp_out[2] の平均。

4：dsp_out[1] と dsp_out[3] の平均。

5：dsp_out[2] と dsp_out[3] の平均。

DDC_IN_SRC_SEL{0..7}5..R/W

DDC{0..7} のデータソースを選択します。すべての DDC データはいずれかのマルチプレクサのみから取得する必要があります。

0：DDC への実数入力として dsp_out[0]。

1：DDC への実数入力として dsp_out[1]。

2：DDC への実数入力として dsp_out[2]。

3：DDC への実数入力として dsp_out[3]。

4：DDC への実数入力としての最初の 2x AVG ブロック (DDC_AVG_SEL_0/2) ブロックの出力。

5：DDC への実数入力としての 2 番目の 2x AVG ブロック (DDC_AVG_SEL_1/3) ブロックの出力。

6：DDC への実数入力としての dsp_out[0]、dsp_out[1]、dsp_out[2]、dsp_out[3] の平均。

DDC_EN_CTRL80R/W

個別の DDC イネーブル制御。各ビットは 1 つの DDC に対応し、LSB は DDC0 に対応します。イネーブルビットが設定されると、対応する DDC がイネーブルになります。

ビット 0：DDC0 パワーダウン制御。

ビット 1：DDC1 パワーダウン制御。

ビット 2：DDC2 パワーダウン制御。

ビット 3：DDC3 パワーダウン制御。

ビット 4：DDC4 パワーダウン制御。

ビット 5：DDC5 パワーダウン制御。

ビット 6：DDC6 パワーダウン制御。

ビット 7：DDC7 パワーダウン制御。

DDC_MODE_SEL30R/W

すべての DDC で共有される DDC モードを選択します。

0：パススルーモード。特定の DDC は使用されません

1：DDC への実数入力 (DDC_REAL_DATA_MUX から) はローパスフィルタで処理され、デシメーション係数でダウンサンプリング処理されます。

2：DDC への実数入力 (DDC_REAL_DATA_MUX から) は、NCO と混合されて複素数出力を生成します。複素数出力はデシメーション係数でローパスフィルタ処理およびダウンサンプリング処理されます。