JAJSXJ8 November   2025 ADC32RF72

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性 - 消費電力
    6. 5.6 電気的特性 - DC 仕様
    7. 5.7 電気的特性 - AC 仕様
    8. 5.8 タイミング要件
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力
        1. 7.3.1.1 入力帯域幅
        2. 7.3.1.2 バックグラウンドキャリブレーション
      2. 7.3.2 ADC チャネルの選択とパワー ダウン モード
      3. 7.3.3 サンプリング クロック入力
      4. 7.3.4 SYSREF
        1. 7.3.4.1 SYSREF モニタ
      5. 7.3.5 デジタルシグナルプロセッサ (DSP) 機能
        1. 7.3.5.1 DSP 入力マルチプレクサ
        2. 7.3.5.2 非整数遅延
        3. 7.3.5.3 イコライゼーション用のプログラム可能な FIR フィルタ
        4. 7.3.5.4 DSP 出力マルチプレクサ
        5. 7.3.5.5 デジタルダウンコンバータ (DDC)
          1. 7.3.5.5.1 デシメーションフィルタ入力
          2. 7.3.5.5.2 デシメーションモード
          3. 7.3.5.5.3 デシメーション フィルタ応答
          4. 7.3.5.5.4 数値制御発振器 (NCO)
            1. 7.3.5.5.4.1 NCO の更新
            2. 7.3.5.5.4.2 NCO リセット
      6. 7.3.6 デジタル出力インターフェイス
        1. 7.3.6.1 JESD204B/C インターフェイス
          1. 7.3.6.1.1 JESD204B 初期レーン アライメント (ILA)
          2. 7.3.6.1.2 SYNC 信号
          3. 7.3.6.1.3 JESD204B/C フレーム アセンブリ
          4. 7.3.6.1.4 バイパスモードの JESD204B/C フレームアセンブリ
          5. 7.3.6.1.5 実際のデシメーションを使用する JESD204B/C フレーム アセンブリ
          6. 7.3.6.1.6 複雑なデシメーションを使用する JESD204B、C フレーム アセンブリ
        2. 7.3.6.2 JESD 出力リファレンスクロック
    4. 7.4 デバイスの機能モード
      1. 7.4.1 デバイス動作モードの比較
    5. 7.5 プログラミング
      1. 7.5.1 GPIO 制御
      2. 7.5.2 SPI レジスタへの書き込み
      3. 7.5.3 SPI レジスタの読み取り
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション：スペクトル アナライザ
      1. 8.2.1 設計要件
        1. 8.2.1.1 入力信号パス：広帯域レシーバ
        2. 8.2.1.2 クロック処理
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 サンプリングクロックの要件
      3. 8.2.3 アプリケーション特性の波形
    3. 8.3 代表的なアプリケーション：時間ドメインデジタイザ
      1. 8.3.1 設計要件
        1. 8.3.1.1 入力信号パス：時間ドメインデジタイザ
      2. 8.3.2 アプリケーション特性の波形
    4. 8.4 初期化セットアップ
    5. 8.5 電源に関する推奨事項
    6. 8.6 レイアウト
      1. 8.6.1 レイアウトのガイドライン
      2. 8.6.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
      2. 9.1.2 サード・パーティ製品に関する免責事項
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.3.4.1 SYSREF モニタ

SYSREF モニタは、入力 SYSREF 信号をアナログ遅延を含むサンプリングクロックのコピーでラッチすることにより、入力 SYSREF 信号を ADC サンプリングクロックと比較します。ラッチされた出力は SYSREF 処理ブロックを介して内部で処理され、最終的な出力がユーザーに提供されます。ラッチされたフロップ出力を使用して、CLK と SYSREF の立ち上がりエッジの間に十分なマージンがあるかどうかを確認します (セットアップ時間およびホールド時間)。セットアップおよびホールド違反が検出された場合、プログラマブル遅延 td を使用して SYSREF 遅延を調整し、CLK と SYSREF の間に十分なマージンを確保して SYSREF が適切にラッチされるようにします。

ADC32RF72 SYSREF 検出回路図 7-10 SYSREF 検出回路

次のパラメータをプログラムできます：

表 7-7 SYSREF 構成プログラミング

システム パラメータ

名称		サイズデフォルトアクセス権説明
SYSREF_MONITOR_NUM_POLLS81R/WSYSREF_MONITOR_OUT が更新される前に検出される、SYSREF 立ち上がりエッジの数を設定します。より高い値の SYSREF_MONITOR_NUM_POLLS を使用すると、SYSREF エッジの拡散を測定できます。これは、SYSREF_MONITOR_NUM_POLLS SYSREF の立ち上がりエッジが観測されるまで、各フロップ出力は以前のすべての出力と OR 結合されるためです。
1...255：SYSREF_MONITOR_OUT が更新される前に観測される SYSREF 立ち上がりエッジの数。
SYSREF_MONITOR_TD_COARSE40R/Wtd ブロック内の粗い遅延 (45ps) の数を設定します。
SYSREF_MONITOR_TD_FINE40R/Wtd ブロックに細かい遅延を設定します。
td_fine = (floor(SYSREF_MONITOR_TD_FINE/2)*15ps) + ((SYSREF_MONITOR_TD_FINE%2)*4ps)
SYSREF_MONITOR_OUT80RSYSREF モニタ出力。ビット 0 は最も早い CLK エッジに対応し、ビット 7 は最新の CLK エッジに対応します。
SYSREF_MONITOR_OUT は次のいずれかの状態にのみ存在し、次のように解釈できます：
状態 0：1 つ以上のゼロの後に 1 つ以上のゼロが続きます。SYSREF 遷移の立ち上がりが SYSREF モニタウィンドウに表示され、セットアップおよびホールド違反が検出されます。SYSREF_LAT は、すべてのゼロまたはすべての 1 が観測されるまで遅延する必要があります。
状態 1：すべてゼロ。CLK は SYSREF_LAT に先行し、SYSREF_LAT は次の CLK 立ち上がりエッジで適切にラッチされます。
状態2：すべての CLK は SYSREF_LAT より遅れ、SYSREF_LAT は現在の CLK 立ち上がりエッジで適切にラッチされます。