JAJSXJ8 November   2025 ADC32RF72

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性 - 消費電力
    6. 5.6 電気的特性 - DC 仕様
    7. 5.7 電気的特性 - AC 仕様
    8. 5.8 タイミング要件
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力
        1. 7.3.1.1 入力帯域幅
        2. 7.3.1.2 バックグラウンドキャリブレーション
      2. 7.3.2 ADC チャネルの選択とパワー ダウン モード
      3. 7.3.3 サンプリング クロック入力
      4. 7.3.4 SYSREF
        1. 7.3.4.1 SYSREF モニタ
      5. 7.3.5 デジタルシグナルプロセッサ (DSP) 機能
        1. 7.3.5.1 DSP 入力マルチプレクサ
        2. 7.3.5.2 非整数遅延
        3. 7.3.5.3 イコライゼーション用のプログラム可能な FIR フィルタ
        4. 7.3.5.4 DSP 出力マルチプレクサ
        5. 7.3.5.5 デジタルダウンコンバータ (DDC)
          1. 7.3.5.5.1 デシメーションフィルタ入力
          2. 7.3.5.5.2 デシメーションモード
          3. 7.3.5.5.3 デシメーション フィルタ応答
          4. 7.3.5.5.4 数値制御発振器 (NCO)
            1. 7.3.5.5.4.1 NCO の更新
            2. 7.3.5.5.4.2 NCO リセット
      6. 7.3.6 デジタル出力インターフェイス
        1. 7.3.6.1 JESD204B/C インターフェイス
          1. 7.3.6.1.1 JESD204B 初期レーン アライメント (ILA)
          2. 7.3.6.1.2 SYNC 信号
          3. 7.3.6.1.3 JESD204B/C フレーム アセンブリ
          4. 7.3.6.1.4 バイパスモードの JESD204B/C フレームアセンブリ
          5. 7.3.6.1.5 実際のデシメーションを使用する JESD204B/C フレーム アセンブリ
          6. 7.3.6.1.6 複雑なデシメーションを使用する JESD204B、C フレーム アセンブリ
        2. 7.3.6.2 JESD 出力リファレンスクロック
    4. 7.4 デバイスの機能モード
      1. 7.4.1 デバイス動作モードの比較
    5. 7.5 プログラミング
      1. 7.5.1 GPIO 制御
      2. 7.5.2 SPI レジスタへの書き込み
      3. 7.5.3 SPI レジスタの読み取り
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション：スペクトル アナライザ
      1. 8.2.1 設計要件
        1. 8.2.1.1 入力信号パス：広帯域レシーバ
        2. 8.2.1.2 クロック処理
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 サンプリングクロックの要件
      3. 8.2.3 アプリケーション特性の波形
    3. 8.3 代表的なアプリケーション：時間ドメインデジタイザ
      1. 8.3.1 設計要件
        1. 8.3.1.1 入力信号パス：時間ドメインデジタイザ
      2. 8.3.2 アプリケーション特性の波形
    4. 8.4 初期化セットアップ
    5. 8.5 電源に関する推奨事項
    6. 8.6 レイアウト
      1. 8.6.1 レイアウトのガイドライン
      2. 8.6.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
      2. 9.1.2 サード・パーティ製品に関する免責事項
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

5.8 タイミング要件

最大値と最小値は、自由気流での動作温度範囲および公称電源電圧について規定されています。特に記述のない限り、標準値は TA = 25°C、ADC サンプリングレート = 1.5GSPS、DDC バイパスモード、50% クロックデューティサイクル、公称電源電圧、-1dBFS 差動入力で規定されています。
パラメータ テスト条件 最小値 公称値 最大値 単位
ADC タイミング仕様
TAD アパーチャ遅延 0.15 ns
アパーチャ遅延の変動 0.05 ns
TA アパーチャ ジッタ 40 fs
CER コード エラー レート 1e-15 エラー / サンプル
ウェークアップ時間 高速パワーダウン終了後 (JESD はアクティブのまま) 有効なデータまでの時間 (SNR はデータシートの値から 2dB 以内) 5 μs
レイテンシ：tPD + tADC
tPD 伝搬遅延 1 ns
tADC サンプリングの瞬間から JESD 出力までの ADC レイテンシ DDC バイパス、LMFS = 8411 524 ADC クロック サイクル
シリアル プログラミング インターフェイス (SCLK, SEN, SDIO) - 入力
fCLK(SCLK) シリアル クロック周波数 1 50 MHz
tS(SEN) SCLK の立ち上がりエッジへの SEN 10 ns
tH(SEN) SCLK の立ち上がりエッジからの SEN 10 ns
tSU(SDIO) SCLK の立ち上がりエッジへの SDIO 10 ns
tH(SDIO) SCLK の立ち上がりエッジからの SDIO 10 ns
シリアルプログラミングインターフェイス (SDIO、SDOUT) - 出力
t(OZD) SDIO トライステートから駆動へ 10 ns
t(ODZ) SDIO データからトライステートへ 14 ns
t(OD) SDIO は SCLK の立ち下がりエッジから有効 10 ns
タイミング：SYSREFP/N
ts(SYSREF) セットアップ時間、SYSREFP/N 有効から CLKP/N の立ち上がりエッジまで 50 ps
th(SYSREF) ホールド時間、SYSREFP/N 有効から CLKP/N の立ち上がりエッジまで 50 ps
CML SerDes 出力：STX[0..7]P/N
fSerdes SerDes ビットレート 4.0 24.75 Gbps
R J ランダム ジッタ 0.45 ps
DJ 確定的ジッタ 12.5 ps
TJ 総ジッタ、ピークツーピーク 19.7 ps