JAJSXJ8 November   2025 ADC32RF72

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性 - 消費電力
    6. 5.6 電気的特性 - DC 仕様
    7. 5.7 電気的特性 - AC 仕様
    8. 5.8 タイミング要件
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力
        1. 7.3.1.1 入力帯域幅
        2. 7.3.1.2 バックグラウンドキャリブレーション
      2. 7.3.2 ADC チャネルの選択とパワー ダウン モード
      3. 7.3.3 サンプリング クロック入力
      4. 7.3.4 SYSREF
        1. 7.3.4.1 SYSREF モニタ
      5. 7.3.5 デジタルシグナルプロセッサ (DSP) 機能
        1. 7.3.5.1 DSP 入力マルチプレクサ
        2. 7.3.5.2 非整数遅延
        3. 7.3.5.3 イコライゼーション用のプログラム可能な FIR フィルタ
        4. 7.3.5.4 DSP 出力マルチプレクサ
        5. 7.3.5.5 デジタルダウンコンバータ (DDC)
          1. 7.3.5.5.1 デシメーションフィルタ入力
          2. 7.3.5.5.2 デシメーションモード
          3. 7.3.5.5.3 デシメーション フィルタ応答
          4. 7.3.5.5.4 数値制御発振器 (NCO)
            1. 7.3.5.5.4.1 NCO の更新
            2. 7.3.5.5.4.2 NCO リセット
      6. 7.3.6 デジタル出力インターフェイス
        1. 7.3.6.1 JESD204B/C インターフェイス
          1. 7.3.6.1.1 JESD204B 初期レーン アライメント (ILA)
          2. 7.3.6.1.2 SYNC 信号
          3. 7.3.6.1.3 JESD204B/C フレーム アセンブリ
          4. 7.3.6.1.4 バイパスモードの JESD204B/C フレームアセンブリ
          5. 7.3.6.1.5 実際のデシメーションを使用する JESD204B/C フレーム アセンブリ
          6. 7.3.6.1.6 複雑なデシメーションを使用する JESD204B、C フレーム アセンブリ
        2. 7.3.6.2 JESD 出力リファレンスクロック
    4. 7.4 デバイスの機能モード
      1. 7.4.1 デバイス動作モードの比較
    5. 7.5 プログラミング
      1. 7.5.1 GPIO 制御
      2. 7.5.2 SPI レジスタへの書き込み
      3. 7.5.3 SPI レジスタの読み取り
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション：スペクトル アナライザ
      1. 8.2.1 設計要件
        1. 8.2.1.1 入力信号パス：広帯域レシーバ
        2. 8.2.1.2 クロック処理
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 サンプリングクロックの要件
      3. 8.2.3 アプリケーション特性の波形
    3. 8.3 代表的なアプリケーション：時間ドメインデジタイザ
      1. 8.3.1 設計要件
        1. 8.3.1.1 入力信号パス：時間ドメインデジタイザ
      2. 8.3.2 アプリケーション特性の波形
    4. 8.4 初期化セットアップ
    5. 8.5 電源に関する推奨事項
    6. 8.6 レイアウト
      1. 8.6.1 レイアウトのガイドライン
      2. 8.6.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
      2. 9.1.2 サード・パーティ製品に関する免責事項
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.3.5.3 イコライゼーション用のプログラム可能な FIR フィルタ

ADC32RF7x にはイコライザ (EQ) と呼ばれるプログラマブル FIR フィルタ ブロックが内蔵されています。図 7-18 に示すように、非整数遅延フィルタ (FDF0/1) の出力に配置された 2 つの EQ ブロック (EQ0 および EQ1) があります。各 EQ ブロックは、dsp_in から直接、または先行する FDF ブロックから、入力データ ストリームを供給できます。合計 4 つの出力データストリーム (eq_out[3:0]) があり、各出力ストリームは異なるフィルタ処理済み入力ストリームに対応します。

2 つのイコライザ (EQ0/EQ1) には 2 つの入力ストリームで共有される最大 192 タップ (16 ビット) が含まれます。

ADC32RF72 FIR イコライザの構成図 7-18 FIR イコライザの構成

図 7-19 に示すように、各 EQ は EQFIR ごとに最大 192 タップの複数の異なる構成をサポートします。

ADC32RF72 EQ0 (x=0) および EQ1 (x=1) の FIR イコライザの構成図 7-19 EQ0 (x=0) および EQ1 (x=1) の FIR イコライザの構成

消費電力はサンプリングレートおよび使用するタップ数に応じて直線的にスケーリングされます。未使用のタップは 0 に設定できます。

デジタルイコライザは次のパラメータを使用してプログラムできます：

表 7-10 EQ{x} 構成プログラミング (x= 0,1)

システムパラメータ名

サイズデフォルトアクセス権説明
EQ{x}_IN_SRC_SEL10R/W

EQ{x} 入力データソースを選択します。

0：DSP_IN[2x+1, 2x] からの EQ{x} 入力。

1：FDF_OUT[2x+1, 2x] からの EQ{x} 入力。

EQ{x}_MODE_SEL30R/W

EQ{x} モードを選択します。

0：シングルチャネルモード。

1：デュアルチャネルモード。

2：半複素モード。

3：完全複素モード。

4：遅延のみモード。

EQ{x}_DEL_VAL80R/W

EQ{x} 遅延値。この設定の影響は EQ{x} モードに依存します。

0...255：EQ{x} がプログラマブル遅延を使用するモードであるときに適用されるデバイスクロックサイクル遅延数。

EQ{x}_NUM_TAPS80R/W

特定のモードで EQ{x} が使用するタップ数。シングルチャネルモードのときは任意の値に設定できます。デュアルチャネルモードと半複素モードでも必要です。完全複素モードでは 4 で割り切れる必要があります。

1...192：EQ{x} で使用されるタップ数。

EQ{x}_TAPS30720R/W

EQ{x} ブロックの 192 タップを設定します。

シングルチャネルモード：eq_input[2x] には最大 192 タップが適用されます。

デュアルチャネルモード：eq_input ごとに最大 96 タップ。最初の 96 タップは eq_input[2x] に適用されます。2 番目の 96 タップは eq_input[2x+1] に適用されます。

半複素モード：eq_input ごとに最大 96 タップ。最初の 96 タップは eq_input[2x] に適用されます。2 番目の 96 タップは eq_input[2x+1] に適用されます。

完全複素モード：eq_input ごとに最大 96 タップ。最初の 96 タップは eq_input[2x] に適用され、それらのタップの最初の 48 は eq_output[2x] に適用されます。2 番目の 96 タップは eq_input[2x+1] に適用され、それらのタップの最初の 48 は eq_output[2x] に適用されます。