JAJSWE6 April   2025 ADC3664-EP , ADC3664-SEP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性 - 消費電力
    6. 5.6 電気的特性 - DC 仕様
    7. 5.7 電気的特性 - AC 仕様
    8. 5.8 タイミング要件
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力
        1. 7.3.1.1 アナログ入力帯域幅
        2. 7.3.1.2 アナログ フロント エンド設計
          1. 7.3.1.2.1 サンプリング グリッチ フィルタ設計
          2. 7.3.1.2.2 アナログ入力終端および DC バイアス
            1. 7.3.1.2.2.1 AC 結合
            2. 7.3.1.2.2.2 DC 結合
      2. 7.3.2 クロック入力
        1. 7.3.2.1 シングル エンド入力 対 差動クロック入力
      3. 7.3.3 電圧リファレンス
        1. 7.3.3.1 内部基準電圧
        2. 7.3.3.2 外部基準電圧 (VREF)
        3. 7.3.3.3 内部バッファ付き外部基準電圧 (REFBUF/CTRL)
      4. 7.3.4 デジタル ダウン コンバータ
        1. 7.3.4.1 DDC MUX
        2. 7.3.4.2 デジタル フィルタ動作
        3. 7.3.4.3 FS/4 ミキシングと実数出力
        4. 7.3.4.4 数値制御発振器 （NCO） およびデジタル ミキサ
        5. 7.3.4.5 デシメーション フィルタ
        6. 7.3.4.6 SYNC
        7. 7.3.4.7 デシメーションを使用した出力フォーマット
      5. 7.3.5 デジタル インターフェイス
        1. 7.3.5.1 出力 フォーマッタ
        2. 7.3.5.2 出力ビット マッパー
          1. 7.3.5.2.1 2 線式モード
          2. 7.3.5.2.2 1 線式モード
          3. 7.3.5.2.3 1/2 線式モード
        3. 7.3.5.3 出力インターフェイスおよびモード構成
          1. 7.3.5.3.1 構成例
        4. 7.3.5.4 出力データ フォーマット
      6. 7.3.6 テスト・パターン
    4. 7.4 デバイスの機能モード
      1. 7.4.1 通常動作
      2. 7.4.2 パワー ダウン オプション
    5. 7.5 プログラミング
      1. 7.5.1 ピンのみを使用した構成
      2. 7.5.2 SPI インターフェイスを使用した構成
        1. 7.5.2.1 レジスタ書き込み
        2. 7.5.2.2 レジスタ読み出し
  9. 8 アプリケーション情報に関する免責事項
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 入力信号パス
        2. 8.2.2.2 サンプリング クロック
        3. 8.2.2.3 電圧リファレンス
      3. 8.2.3 アプリケーション曲線
    3. 8.3 初期化セットアップ
      1. 8.3.1 動作中のレジスタ初期化
    4. 8.4 電源に関する推奨事項
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
      2. 8.5.2 レイアウト例
  10. 9 レジスタ マップ
    1. 9.1 レジスタの詳細説明
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントの更新通知を受け取る方法
    2. 10.2 サポート・リソース
    3. 10.3 商標
    4. 10.4 静電気放電に関する注意事項
    5. 10.5 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報
    1. 12.1 メカニカル データ

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • RSB|40
サーマルパッド・メカニカル・データ
発注情報

7.3.5.3 出力インターフェイスおよびモード構成

以下の手順は、出力インターフェイスの変更および/またはデシメーション フィルタの有効化に関連するすべてのレジスタをまとめたものです。ステップ 1 とステップ 2 は、E-Fuse のロードが SPI の書き込みをリセットするため、最初に実行する必要があります。それ以降のステップは、任意の順序で実行できます。

表 7-7 インターフェイスまたはデシメーションを変更するための設定手順
ステップ機能アドレス概要
1出力インターフェイス0x07解像度および出力インターフェイスに応じて、出力インターフェイスのビット マッピングを選択します。
出力分解能2 線式1 線式1/2 線式
14 ビット0x2B0x6C0x8D
16 ビット0x4B
18 ビット0x2B
20 ビット0x4B
20x13E-Fuse ローダー (0x13, D0) を使用して、出力インターフェイスのビット マッピングを読み込んでください。レジスタ 0x13 に 0x01 を書き込み、ビット マッピングが正しく読み込まれるよう約 1ms 待機した後、0x13 に 0x00 を書き込んでください。
30x19バイパスデシメーションの設定および使用するレーン数に基づいて、FCLK の周波数を設定してください。
バイパス/DecSLVDSFCLK SRC
(D7)		FCLK DIV
(D4)		TOG FCLK
(D0)
バイパス/実数デシメーション2 線式010
1 線式000
1/2 線式000
複素デシメーション2 線式100
1 線式100
1/2 線式001
40x1Bビット マッパー (D5 ～ D3) を使用して、出力インターフェイスの解像度を選択します。
50x20
0x21
0x22		フレーム クロックのデューティ サイクル出力を適切に保つために、デシメーションに応じた FCLK パターンを選択します。
出力分解能2 線式1 線式1/2 線式
実数デシメーション14 ビットデフォルトを使用0xFE000デフォルトを使用
16 ビット0xFF000
18 ビット0xFF800
20 ビット0xFFC00
複素デシメーション14 ビット0xFFFFF0xFFFFF
16 ビット
18 ビット
20 ビット
60x39..0x60
0x61..0x88		必要に応じて、チャネル A およびチャネル B の出力ビット マッピングを変更します。これは、デフォルトのインターフェイス選択でも機能します。
7デシメーション フィルタ0x24デシメーション フィルタをイネーブルします
80x25構成デジタル デシメーション フィルタ
90x2A/B/C/D
0x31/2/3/4		複素数デシメーションの場合は NCO 周波数を設定します (実数デシメーションの場合はスキップ)
100x27
0x2E		複素数出力データ ストリームを設定します (実数デシメーションの場合は両方のビットを 0 に設定)
SLVDSOP-Order (D4)Q-Delay (D3)
2 線式10
1 線式01
1/2 線式11
110x26ミキサー ゲインを設定し、ミキサー リセット ビットを切り替えて NCO 周波数を更新します。