JADU124G January   2018  – June 2024 CC1312PSIP , CC1312R , CC1352P , CC1352R , CC2642R , CC2642R-Q1 , CC2652P , CC2652PSIP , CC2652R , CC2652RB , CC2652RSIP , CC2662R-Q1

 

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    1.     このマニュアルについて
    2.     デバイス
    3.     レジスタ コール、フィールド コール、およびビット コール
    4.     関連資料
    5. 1.1 商標
  3. 2 アーキテクチャの概要
    1. 2.1 ターゲット アプリケーション
    2. 2.2 概要
    3. 2.3 機能概要
      1. 2.3.1  Arm® Cortex®-M4F
        1. 2.3.1.1 プロセッサ コア
        2. 2.3.1.2 システム タイマ (SysTick)
        3. 2.3.1.3 ネスト型ベクタ割り込みコントローラ (NVIC)
        4. 2.3.1.4 システム コントロール ブロック
      2. 2.3.2  オンチップ メモリ
        1. 2.3.2.1 SRAM
        2. 2.3.2.2 フラッシュ メモリ
        3. 2.3.2.3 ROM
      3. 2.3.3  無線
      4. 2.3.4  セキュリティ コア
      5. 2.3.5  汎用タイマー
        1. 2.3.5.1 ウォッチドッグ タイマ
        2. 2.3.5.2 常時オンのドメイン
      6. 2.3.6  ダイレクト メモリ アクセス
      7. 2.3.7  システム制御およびクロック
      8. 2.3.8  シリアル通信ペリフェラル
        1. 2.3.8.1 UART
        2. 2.3.8.2 I2C
        3. 2.3.8.3 I2S
        4. 2.3.8.4 SSI
      9. 2.3.9  プログラマブル I/O
      10. 2.3.10 センサ コントローラ
      11. 2.3.11 乱数生成器
      12. 2.3.12 cJTAG と JTAG
      13. 2.3.13 電源システム
        1. 2.3.13.1 供給システム
          1. 2.3.13.1.1 VDDS
          2. 2.3.13.1.2 VDDR
          3. 2.3.13.1.3 デジタル コア電源
          4. 2.3.13.1.4 その他の内部電源
        2. 2.3.13.2 DC/DC コンバータ
  4. 3 Arm® Cortex®-M4F プロセッサ
    1. 3.1 Arm® Cortex®-M4F プロセッサの紹介
    2. 3.2 ブロック図
    3. 3.3 概要
      1. 3.3.1 システム レベル インターフェイス
      2. 3.3.2 統合構成可能デバッグ
      3. 3.3.3 トレース ポート インターフェイス ユニット
      4. 3.3.4 浮動小数点演算ユニット (FPU)
      5. 3.3.5 メモリ保護ユニット (MPU)
      6. 3.3.6 Arm® Cortex®-M4F システム コンポーネントの詳細
    4. 3.4 プログラミング モデル
      1. 3.4.1 ソフトウェア実行時のプロセッサ モードおよび特権レベル
      2. 3.4.2 スタック
      3. 3.4.3 例外および割り込み
      4. 3.4.4 データの種類
    5. 3.5 Arm® Cortex®-M4F コア レジスタ
      1. 3.5.1 コア レジスタ マップ
      2. 3.5.2 コア レジスタの説明
        1. 3.5.2.1  Cortex® 汎用レジスタ 0 (R0)
        2. 3.5.2.2  Cortex® 汎用レジスタ 1 (R1)
        3. 3.5.2.3  Cortex® 汎用レジスタ 2 (R2)
        4. 3.5.2.4  Cortex® 汎用レジスタ 3 (R3)
        5. 3.5.2.5  Cortex® 汎用レジスタ 4 (R4)
        6. 3.5.2.6  Cortex® 汎用レジスタ 5 (R5)
        7. 3.5.2.7  Cortex® 汎用レジスタ 6 (R6)
        8. 3.5.2.8  Cortex® 汎用レジスタ 7 (R7)
        9. 3.5.2.9  Cortex® 汎用レジスタ 8 (R8)
        10. 3.5.2.10 Cortex® 汎用レジスタ 9 (R9)
        11. 3.5.2.11 Cortex® 汎用レジスタ 10 (R10)
        12. 3.5.2.12 Cortex® 汎用レジスタ 11 (R11)
        13. 3.5.2.13 Cortex® 汎用レジスタ 12 (R12)
        14. 3.5.2.14 スタック ポインタ (SP)
        15. 3.5.2.15 リンク レジスタ (LR)
        16. 3.5.2.16 プログラム カウンタ (PC)
        17. 3.5.2.17 プログラム ステータス レジスタ (PSR)
        18. 3.5.2.18 優先度マスク レジスタ (PRIMASK)
        19. 3.5.2.19 故障マスク レジスタ (FAULTMASK)
        20. 3.5.2.20 ベース優先度マスク レジスタ (BASEPRI)
        21. 3.5.2.21 制御レジスタ (CONTROL)
    6. 3.6 命令セットの概要
      1. 3.6.1 Arm® Cortex®-M4F 命令
      2. 3.6.2 ロードおよびストアのタイミング
      3. 3.6.3 他の Cortex®プロセッサとのバイナリ互換性
    7. 3.7 浮動小数点演算ユニット (FPU)
      1. 3.7.1 FPU について
      2. 3.7.2 FPU 機能の説明
        1. 3.7.2.1 レジスタ バンクの FPU ビュー
        2. 3.7.2.2 動作モード
          1. 3.7.2.2.1 完全準拠モード
          2. 3.7.2.2.2 フラッシュ トゥー ゼロ モード
          3. 3.7.2.2.3 デフォルトの NaN モード
        3. 3.7.2.3 FPU 命令セット
        4. 3.7.2.4 IEEE 754 規格への準拠
        5. 3.7.2.5 IEEE 754 規格の完全な実装
        6. 3.7.2.6 IEEE 754 標準実装の選択肢
          1. 3.7.2.6.1 NaN の処理
          2. 3.7.2.6.2 比較
          3. 3.7.2.6.3 アンダーフロー
        7. 3.7.2.7 例外
      3. 3.7.3 FPU プログラマ モデル
        1. 3.7.3.1 FPU の有効化
          1. 3.7.3.1.1 FPU の有効化
    8. 3.8 メモリ保護ユニット (MPU)
      1. 3.8.1 MPU の概要
      2. 3.8.2 MPU の機能説明
      3. 3.8.3 MPU プログラマ モデル
    9. 3.9 Arm® Cortex®-M4F プロセッサ レジスタ
      1. 3.9.1 CPU_DWT レジスタ
      2. 3.9.2 CPU_FPB レジスタ
      3. 3.9.3 CPU_ITM レジスタ
      4. 3.9.4 CPU_SCS レジスタ
      5. 3.9.5 CPU_TPIU レジスタ
  5. 4 メモリ マップ
    1. 4.1 メモリ マップ
  6. 5 Arm® Cortex®-M4F ペリフェラル
    1. 5.1 Arm® Cortex®-M4F ペリフェラルの概要
    2. 5.2 機能説明
      1. 5.2.1 SysTick
      2. 5.2.2 NVIC
        1. 5.2.2.1 レベルセンシティブ割り込みおよびパルス割り込み
        2. 5.2.2.2 割り込みのハードウェア制御およびソフトウェア制御
      3. 5.2.3 SCB
      4. 5.2.4 ITM
      5. 5.2.5 FPB
      6. 5.2.6 TPIU
      7. 5.2.7 DWT
  7. 6 割り込みとイベント
    1. 6.1 例外モデル
      1. 6.1.1 例外状態
      2. 6.1.2 例外タイプ
      3. 6.1.3 例外ハンドラ
      4. 6.1.4 ベクタ テーブル
      5. 6.1.5 例外の優先度
      6. 6.1.6 割り込み優先度グループ化
      7. 6.1.7 例外のエントリと戻り値
        1. 6.1.7.1 例外エントリ
        2. 6.1.7.2 例外リターン
    2. 6.2 フォルト処理
      1. 6.2.1 故障のタイプ
      2. 6.2.2 故障のエスカレーションとハード故障
      3. 6.2.3 フォルト ステータス レジスタおよびフォルト アドレス レジスタ
      4. 6.2.4 ロックアップ
    3. 6.3 イベント ファブリック
      1. 6.3.1 概要
      2. 6.3.2 イベント ファブリックの概要
        1. 6.3.2.1 レジスタ
    4. 6.4 AON イベント ファブリック
      1. 6.4.1 共通入力イベント リスト
      2. 6.4.2 イベント サブスクライバ
        1. 6.4.2.1 ウェークアップ コントローラ (WUC)
        2. 6.4.2.2 リアルタイム クロック
        3. 6.4.2.3 MCU イベント ファブリック
    5. 6.5 マイコン イベント ファブリック
      1. 6.5.1 共通入力イベント リスト
      2. 6.5.2 イベント サブスクライバ
        1. 6.5.2.1 システム CPU
        2. 6.5.2.2 NMI
        3. 6.5.2.3 フリーズ
    6. 6.6 AON イベント
    7. 6.7 割り込みおよびイベント レジスタ
      1. 6.7.1 AON_EVENT レジスタ
      2. 6.7.2 EVENT レジスタ
  8. 7 JTAG インターフェイス
    1. 7.1  トップレベル デバッグ システム
    2. 7.2  cJTAG
      1. 7.2.1 cJTAG コマンド
        1. 7.2.1.1 必須コマンド
      2. 7.2.2 プログラミング シーケンス
        1. 7.2.2.1 コマンド ウィンドウを開く
        2. 7.2.2.2 4 ピン モードへの変更
        3. 7.2.2.3 COMMAND ウィンドウを閉じる
    3. 7.3  ICEPick
      1. 7.3.1 セカンダリ TAP
        1. 7.3.1.1 スレーブ DAP (CPU DAP)
        2. 7.3.1.2 スレーブ TAP および DAP の並び順
      2. 7.3.2 ICEPick レジスタ
        1. 7.3.2.1 IR 命令
        2. 7.3.2.2 データ シフト レジスタ
        3. 7.3.2.3 命令レジスタ
        4. 7.3.2.4 バイパス レジスタ
        5. 7.3.2.5 デバイス識別レジスタ
        6. 7.3.2.6 ユーザー コード レジスタ
        7. 7.3.2.7 ICEPick 識別レジスタ
        8. 7.3.2.8 接続レジスタ
      3. 7.3.3 ルータ スキャン チェーン
      4. 7.3.4 TAP ルーティング レジスタ
        1. 7.3.4.1 ICEPick コントロール ブロック
          1. 7.3.4.1.1 All0s レジスタ
          2. 7.3.4.1.2 ICEPick 制御レジスタ
          3. 7.3.4.1.3 リンク モード レジスタ
        2. 7.3.4.2 TAP リンク ブロックをテストし
          1. 7.3.4.2.1 セカンダリ テスト TAP レジスタ
        3. 7.3.4.3 デバッグ TAP リンク ブロック
          1. 7.3.4.3.1 セカンダリ デバッグ TAP レジスタ
    4. 7.4  ICEMelter
    5. 7.5  シリアル ワイヤ ビューア (SWV)
    6. 7.6  Halt In Boot (HIB)
    7. 7.7  デバッグおよびシャットダウン
    8. 7.8  WUC TAP でサポートされているデバッグ機能
    9. 7.9  プロファイラ レジスタ
    10. 7.10 バウンダリ スキャン
  9. 8 パワー、リセット、およびクロック マネージメント (PRCM)
    1. 8.1 概要
    2. 8.2 システム CPU モード
    3. 8.3 供給システム
      1. 8.3.1 内部 DC/DC コンバータおよびグローバル LDO
    4. 8.4 デジタル電源パーティショニング
      1. 8.4.1 MCU_VD
        1. 8.4.1.1 MCU_VD 電源ドメイン
      2. 8.4.2 AON_VD
        1. 8.4.2.1 AON_VD 電源ドメイン
    5. 8.5 クロック管理
      1. 8.5.1 システム クロック
        1. 8.5.1.1 発振器の制御
      2. 8.5.2 MCU_VD のクロック
        1. 8.5.2.1 クロック ゲーティング
        2. 8.5.2.2 GPT へのスケーラ
        3. 8.5.2.3 WDT へのスケーラ
      3. 8.5.3 AON_VD のクロック
    6. 8.6 電力モード
      1. 8.6.1 起動状態
      2. 8.6.2 アクティブ モード
      3. 8.6.3 アイドル モード
      4. 8.6.4 スタンバイ モード
      5. 8.6.5 シャットダウン モード
    7. 8.7 リセット
      1. 8.7.1 システム リセット
        1. 8.7.1.1 クロック喪失検出
        2. 8.7.1.2 ソフトウェア開始システム リセット
        3. 8.7.1.3 システム リセットに変換されるウォーム リセット
      2. 8.7.2 MCU_VD パワー ドメインおよびモジュールのリセット
      3. 8.7.3 AON_VD のリセット
    8. 8.8 PRCM レジスタ
      1. 8.8.1 DDI_0_OSC のレジスタ
      2. 8.8.2 PRCM レジスタ
      3. 8.8.3 AON_PMCTL レジスタ
  10. 9 汎用命令メモリ システム (VIMS)
    1. 9.1 概要
    2. 9.2 VIMS の構成
      1. 9.2.1 VIMS モード
        1. 9.2.1.1 GPRAM モード
        2. 9.2.1.2 オフ モード
        3. 9.2.1.3 キャッシュ モード
      2. 9.2.2 VIMS フラッシュ ライン バッファ
      3. 9.2.3 VIMS アービトレーション
      4. 9.2.4 VIMS キャッシュ TAG プリフェッチ
    3. 9.3 VIMS ソフトウェアに関する注意事項
      1. 9.3.1 フラッシュ プログラムまたは更新
      2. 9.3.2 VIMS 保持
        1. 9.3.2.1 モード 1
        2. 9.3.2.2 モード 2
        3. 9.3.2.3 モード 3
    4. 9.4 ROM
    5. 9.5 フラッシュ
      1. 9.5.1 フラッシュ メモリの保護
      2. 9.5.2 メモリのプログラミング
      3. 9.5.3 フラッシュ メモリのプログラミング
      4. 9.5.4 パワー マネージメントの要件
    6. 9.6 ROM 機能
    7. 9.7 VIMS レジスタ
      1. 9.7.1 FLASH レジスタ
      2. 9.7.2 VIMS レジスタ
  11. 10SRAM
    1. 10.1 概要
    2. 10.2 主な機能
    3. 10.3 データ保持期間
    4. 10.4 パリティおよび SRAM エラー サポート
    5. 10.5 SRAM の自動初期化
    6. 10.6 パリティ デバッグ動作
    7. 10.7 SRAM レジスタ
      1. 10.7.1 SRAM_MMR レジスタ
      2. 10.7.2 SRAM レジスタ
  12. 11ブートローダー
    1. 11.1 ブートローダ機能
      1. 11.1.1 ブートローダーの無効化
      2. 11.1.2 ブートローダー バックドア
    2. 11.2 ブートローダー インターフェイス
      1. 11.2.1 パケット処理
        1. 11.2.1.1 パケット アクノリッジとアクノリッジなしバイト
      2. 11.2.2 トランスポート層
        1. 11.2.2.1 UART トランスポート
          1. 11.2.2.1.1 UART ボーレートの自動検出
        2. 11.2.2.2 SSI トランスポート
      3. 11.2.3 シリアル バス コマンド
        1. 11.2.3.1  COMMAND_PING
        2. 11.2.3.2  COMMAND_DOWNLOAD
        3. 11.2.3.3  COMMAND_SEND_DATA
        4. 11.2.3.4  COMMAND_SECTOR_ERASE
        5. 11.2.3.5  COMMAND_GET_STATUS
        6. 11.2.3.6  COMMAND_RESET
        7. 11.2.3.7  COMMAND_GET_CHIP_ID
        8. 11.2.3.8  COMMAND_CRC32
        9. 11.2.3.9  COMMAND_BANK_ERASE
        10. 11.2.3.10 COMMAND_MEMORY_READ
        11. 11.2.3.11 COMMAND_MEMORY_WRITE
        12. 11.2.3.12 COMMAND_SET_CCFG
        13. 11.2.3.13 COMMAND_DOWNLOAD_CRC
  13. 12デバイス設定
    1. 12.1 顧客構成 (CCFG)
    2. 12.2 CCFG レジスタ
      1. 12.2.1 CCFG レジスタ
    3. 12.3 工場出荷時構成 (FCFG)
    4. 12.4 FCFG レジスタ
      1. 12.4.1 FCFG1 のレジスタ
  14. 13暗号化
    1. 13.1 AES およびハッシュ暗号化プロセッサの概要
    2. 13.2 機能説明
      1. 13.2.1 デバッグ機能
      2. 13.2.2 例外処理
    3. 13.3 パワー マネージメントとスリープ モード
    4. 13.4 ハードウェアの説明
      1. 13.4.1 AHB スレーブ バス
      2. 13.4.2 AHB マスタ バス
      3. 13.4.3 割り込み
    5. 13.5 モジュールの説明
      1. 13.5.1 概要
      2. 13.5.2 モジュールのメモリ マップ
      3. 13.5.3 DMA コントローラ
        1. 13.5.3.1 内部動作
        2. 13.5.3.2 サポートされている DMA 動作
      4. 13.5.4 マスタ制御および選択モジュール
        1. 13.5.4.1 アルゴリズム選択レジスタ
          1. 13.5.4.1.1 アルゴリズム選択
        2. 13.5.4.2 マスタ PROT 有効
          1. 13.5.4.2.1 マスタ PROT 特権的アクセス - 有効
        3. 13.5.4.3 ソフトウェア リセット
      5. 13.5.5 AES エンジン
        1. 13.5.5.1 第 2 キー レジスタ (内部、クリア可能)
        2. 13.5.5.2 AES 初期化ベクタ (IV) レジスタ
        3. 13.5.5.3 AES I/O バッファ制御、モード、および長さレジスタ
        4. 13.5.5.4 データ入出力レジスタ
        5. 13.5.5.5 TAG レジスタ
      6. 13.5.6 キー エリア レジスタ
        1. 13.5.6.1 キー書き込み領域レジスタ
        2. 13.5.6.2 キー書き込み領域レジスタ
        3. 13.5.6.3 キー サイズ レジスタ
        4. 13.5.6.4 キー ストア読み取り領域レジスタ
        5. 13.5.6.5 ハッシュ エンジン
    6. 13.6 AES モジュールの性能
      1. 13.6.1 概要
      2. 13.6.2 DMA ベース動作の性能
    7. 13.7 プログラミング ガイドライン
      1. 13.7.1 リセット後のワンタイム初期化
      2. 13.7.2 DMAC およびマスタ制御
        1. 13.7.2.1 通常使用
        2. 13.7.2.2 DMA 転送の割り込み
        3. 13.7.2.3 割り込み、ハードウェア、ソフトウェア同期
      3. 13.7.3 ハッシュ化
        1. 13.7.3.1 データ形式およびバイト順序
        2. 13.7.3.2 DMA からのデータを含む基本ハッシュ
          1. 13.7.3.2.1 スレーブを介したダイジェスト読み取りを使用する新しいハッシュ セッション
          2. 13.7.3.2.2 外部メモリへのダイジェスト出力を伴う新規ハッシュ セッション
          3. 13.7.3.2.3 再開されたハッシュ セッション
        3. 13.7.3.3 HMAC
          1. 13.7.3.3.1 セキュア HMAC
        4. 13.7.3.4 データがスレーブ インターフェースから入力される場合の代替基本ハッシュ
          1. 13.7.3.4.1 新しいハッシュ セッション
          2. 13.7.3.4.2 再開されたハッシュ セッション
      4. 13.7.4 暗号化と復号化
        1. 13.7.4.1 データ フォーマットとバイト順序
        2. 13.7.4.2 キー ストア
          1. 13.7.4.2.1 外部メモリからのキーのロード
        3. 13.7.4.3 ベーシック AES モード
          1. 13.7.4.3.1 AES-ECB
          2. 13.7.4.3.2 AES-CBC
          3. 13.7.4.3.3 AES-CTR
          4. 13.7.4.3.4 DMA データによるプログラミング シーケンス
        4. 13.7.4.4 CBC-MAC
          1. 13.7.4.4.1 CBC-MAC のプログラミング シーケンス
        5. 13.7.4.5 AES-CCM
          1. 13.7.4.5.1 AES-CCM のプログラミング シーケンス
        6. 13.7.4.6 AES-GCM
          1. 13.7.4.6.1 AES-GCM のプログラミング シーケンス
      5. 13.7.5 例外処理
        1. 13.7.5.1 ソフト リセット
        2. 13.7.5.2 外部ポート エラー
        3. 13.7.5.3 キー ストア エラー
          1. 13.7.5.3.1 PKA エンジン
          2. 13.7.5.3.2 機能説明
            1. 13.7.5.3.2.1 モジュール アーキテクチャ
          3. 13.7.5.3.3 PKA RAM
            1. 13.7.5.3.3.1 PKCP での動作
            2. 13.7.5.3.3.2 シーケンサの動作
              1. 13.7.5.3.3.2.1 モジュラ式指数演算
              2. 13.7.5.3.3.2.2 モジュラ逆数演算
              3. 13.7.5.3.3.2.3 性能
              4. 13.7.5.3.3.2.4 ECC での動作
              5. 13.7.5.3.3.2.5 性能
              6. 13.7.5.3.3.2.6 ExpMod のパフォーマンス
              7. 13.7.5.3.3.2.7 モジュラ逆数の処理性能
              8. 13.7.5.3.3.2.8 ECC 動作の性能
            3. 13.7.5.3.3.3 シーケンサ ROM の動作とインターフェイス
            4. 13.7.5.3.3.4 Register Configurations (レジスタ構成)
            5. 13.7.5.3.3.5 動作シーケンス
    8. 13.8 規則および準拠規格
      1. 13.8.1 このマニュアルで使用されている規則
        1. 13.8.1.1 用語
        2. 13.8.1.2 式と命名規則
      2. 13.8.2 コンプライアンス
    9. 13.9 暗号化レジスタ
      1. 13.9.1 CRYPTO レジスタ
  15. 14I/O コントローラ (IOC)
    1. 14.1  概要
    2. 14.2  IOC の概要
    3. 14.3  I/O マッピングと構成
      1. 14.3.1 基本 I/O マッピング
      2. 14.3.2 AUXIO から DIO ピンへのマッピング
      3. 14.3.3 I/O を使用した外部 LNA/PA (レンジ エクステンダ) の制御
      4. 14.3.4 32kHz システム クロック (LF クロック) を DIO に割り当てる
    4. 14.4  DIO ピンのエッジ検出
      1. 14.4.1 DIO を GPIO 入力として構成し、エッジ検出時に割り込みを生成
    5. 14.5  未使用の I/O ピン
    6. 14.6  GPIO
    7. 14.7  I/O ピン機能
    8. 14.8  ペリフェラル PORTID
    9. 14.9  I/O ピン
      1. 14.9.1 入出力モード
        1. 14.9.1.1 物理ピン
        2. 14.9.1.2 ピン構成
    10. 14.10 IOC レジスタ
      1. 14.10.1 AON_IOC レジスタ
      2. 14.10.2 GPIO レジスタ
      3. 14.10.3 IOC レジスタ
  16. 15マイクロ ダイレクト メモリ アクセス (μDMA)
    1. 15.1 μDMA の紹介
    2. 15.2 ブロック図
    3. 15.3 機能説明
      1. 15.3.1  チャネル割り当て
      2. 15.3.2  優先順位
      3. 15.3.3  調停サイズ
      4. 15.3.4  要求タイプ
        1. 15.3.4.1 単一の要求
        2. 15.3.4.2 バースト要求
      5. 15.3.5  チャネル構成
      6. 15.3.6  転送モード
        1. 15.3.6.1 停止モード
        2. 15.3.6.2 ベーシック モード
        3. 15.3.6.3 自動モード
        4. 15.3.6.4 ピンポン
        5. 15.3.6.5 メモリ スキャッタ/ギャザー モード
        6. 15.3.6.6 ペリフェラル スキャッタ収集モード
      7. 15.3.7  転送サイズとインクリメント
      8. 15.3.8  ペリフェラル インターフェイス
      9. 15.3.9  ソフトウェア要求
      10. 15.3.10 割り込みとエラー
    4. 15.4 初期化および構成
      1. 15.4.1 モジュールの初期化
      2. 15.4.2 メモリ間転送の設定
        1. 15.4.2.1 チャネル属性の構成
        2. 15.4.2.2 チャネル制御構造の構成
        3. 15.4.2.3 転送の開始
    5. 15.5 µDMA レジスタ
      1. 15.5.1 UDMA レジスタ
  17. 16タイマ
    1. 16.1 汎用タイマー
    2. 16.2 ブロック図
    3. 16.3 機能説明
      1. 16.3.1 GPTM のリセット条件
      2. 16.3.2 タイマ モード
        1. 16.3.2.1 ワンショットまたは周期タイマ モード
        2. 16.3.2.2 入力エッジカウント モード
        3. 16.3.2.3 入力エッジ時間モード
        4. 16.3.2.4 PWM モード
        5. 16.3.2.5 トリガ待ちモード
      3. 16.3.3 GPT ブロックの同期
      4. 16.3.4 連結された 16 ビットおよび 32 ビットの GPTM レジスタ値へのアクセス
    4. 16.4 初期化および構成
      1. 16.4.1 ワンショットおよび周期タイマ モード
      2. 16.4.2 入力エッジカウント モード
      3. 16.4.3 入力エッジ — タイミング モード
      4. 16.4.4 PWM モード
      5. 16.4.5 DMA トリガ イベントの生成
    5. 16.5 GPTM レジスタ
      1. 16.5.1 GPT レジスタ
  18. 17リアルタイム クロック (RTC)
    1. 17.1 概要
    2. 17.2 機能仕様
      1. 17.2.1 機能概要
      2. 17.2.2 フリーランニング カウンタ
      3. 17.2.3 チャネル
        1. 17.2.3.1 キャプチャと比較
      4. 17.2.4 イベント
    3. 17.3 RTC レジスタ情報
      1. 17.3.1 レジスタ アクセス
      2. 17.3.2 スリープへの移行とスリープからのウェークアップ
      3. 17.3.3 AON_RTC:SYNC レジスタ
    4. 17.4 RTC レジスタ
      1. 17.4.1 AON_RTC レジスタ
  19. 18ウォッチドッグ タイマ (WDT)
    1. 18.1 概要
    2. 18.2 機能説明
    3. 18.3 初期化および構成
    4. 18.4 WDT レジスタ
      1. 18.4.1 WDT レジスタ
  20. 19真性乱数生成器 (TRNG)
    1. 19.1 概要
    2. 19.2 ブロック図
    3. 19.3 TRNG ソフトウェア リセット
    4. 19.4 割り込み要求
    5. 19.5 TRNG 動作の説明
      1. 19.5.1 TRNG シャットダウン
      2. 19.5.2 TRNG アラーム
      3. 19.5.3 TRNG エントロピー
    6. 19.6 TRNG の Low レベル プログラミング ガイド
      1. 19.6.1 初期化
        1. 19.6.1.1 インターフェイス モジュール
        2. 19.6.1.2 TRNG メイン シーケンス
        3. 19.6.1.3 TRNG の動作モード
          1. 19.6.1.3.1 ポーリング モード
          2. 19.6.1.3.2 割り込みモード
    7. 19.7 TRNG レジスタ
      1. 19.7.1 TRNG レジスタ
  21. 20AUX ドメイン センサ コントローラおよびペリフェラル
    1. 20.1 概要
      1. 20.1.1 AUX のブロック図
    2. 20.2 電源およびクロックの管理
      1. 20.2.1 動作モード
        1. 20.2.1.1 デュアルレート AUX クロック
      2. 20.2.2 使用シナリオ
        1. 20.2.2.1 MCU
        2. 20.2.2.2 センサ コントローラ
      3. 20.2.3 SCE クロック エミュレーション
      4. 20.2.4 AUX RAM の保持
    3. 20.3 センサ コントローラ
      1. 20.3.1 Sensor Controller Studio
        1. 20.3.1.1 プログラミング モデル
        2. 20.3.1.2 タスク開発
        3. 20.3.1.3 タスク テスト、タスク デバッグ、およびランタイム ロギング
        4. 20.3.1.4 資料
      2. 20.3.2 センサ コントローラ エンジン (SCE)
        1. 20.3.2.1  レジスタ
          1.        パイプライン ハザード
        2. 20.3.2.2  メモリ アーキテクチャ
          1.        命令とデータへのメモリ アクセス
          2.        モジュール レジスタへの I/O アクセス
        3. 20.3.2.3  プログラム フロー
          1.        ゼロ オーバーヘッド ループ
        4. 20.3.2.4  命令セット
          1. 20.3.2.4.1 命令のタイミング
          2. 20.3.2.4.2 命令の接頭辞
          3. 20.3.2.4.3 命令
        5. 20.3.2.5  SCE イベント インターフェイス
        6. 20.3.2.6  演算アクセラレータ (MAC)
        7. 20.3.2.7  プログラマブル マイクロ秒遅延
        8. 20.3.2.8  ウェークアップ イベント処理
        9. 20.3.2.9  AON ドメイン レジスタへのアクセス
        10. 20.3.2.10 VDDR 再充電
    4. 20.4 デジタル ペリフェラル モジュール
      1. 20.4.1 概要
        1. 20.4.1.1 DDI 制御構成
      2. 20.4.2 AIODIO
        1. 20.4.2.1 概要
        2. 20.4.2.2 機能説明
          1. 20.4.2.2.1 DIO ピンへのマッピング
          2. 20.4.2.2.2 構成
          3. 20.4.2.2.3 GPIO モード
          4. 20.4.2.2.4 入力バッファ
          5. 20.4.2.2.5 データ出力ソース
      3. 20.4.3 SMPH
        1. 20.4.3.1 概要
        2. 20.4.3.2 機能説明
        3. 20.4.3.3 TI のソフトウェア内でのセマフォ アロケーション
      4. 20.4.4 SPIM
        1. 20.4.4.1 概要
        2. 20.4.4.2 機能説明
          1. 20.4.4.2.1 TX および RX 動作
          2. 20.4.4.2.2 構成
          3. 20.4.4.2.3 タイミング図
      5. 20.4.5 時間 / デジタル コンバータ (TDC)
        1. 20.4.5.1 概要
        2. 20.4.5.2 機能説明
          1. 20.4.5.2.1 コマンド
          2. 20.4.5.2.2 変換時間の構成
          3. 20.4.5.2.3 ステータスと結果
          4. 20.4.5.2.4 クロック ソースの選択
            1. 20.4.5.2.4.1 カウンタ クロック
            2. 20.4.5.2.4.2 基準クロック
          5. 20.4.5.2.5 開始と停止のイベント
          6. 20.4.5.2.6 プリスケーラ
        3. 20.4.5.3 サポート対象の測定タイプ
          1. 20.4.5.3.1 パルス幅の測定
          2. 20.4.5.3.2 周波数の測定
          3. 20.4.5.3.3 異なるイベント ソースのエッジ間の時間を測定する
            1. 20.4.5.3.3.1 非同期カウンタの開始 — 0 停止イベントを無視する
            2. 20.4.5.3.3.2 同期カウンタの開始 — 0 停止イベントを無視する
            3. 20.4.5.3.3.3 非同期カウンタ開始 – 停止イベントを無視
            4. 20.4.5.3.3.4 同期カウンタの開始 — 停止イベントを無視
          4. 20.4.5.3.4 パルス カウンティング
      6. 20.4.6 Timer01
        1. 20.4.6.1 概要
        2. 20.4.6.2 機能説明
      7. 20.4.7 Timer2
        1. 20.4.7.1 概要
        2. 20.4.7.2 機能説明
          1. 20.4.7.2.1 クロック ソース
          2. 20.4.7.2.2 クロック プリスケーラ
          3. 20.4.7.2.3 カウンタ
          4. 20.4.7.2.4 イベント出力
          5. 20.4.7.2.5 チャネル アクション
            1. 20.4.7.2.5.1 周期およびパルス幅の測定
              1. 20.4.7.2.5.1.1 タイマ周期およびパルス幅のキャプチャ
            2. 20.4.7.2.5.2 ゼロでクリア、繰り返し比較でトグルする
              1. 20.4.7.2.5.2.1 チャネル 0 によるセンター整列 PWM 生成
            3. 20.4.7.2.5.3 ゼロで設定し、繰り返し比較でトグルする
              1. 20.4.7.2.5.3.1 チャネル 0 によるエッジ整列 PWM 生成
          6. 20.4.7.2.6 非同期バス ブリッジ
    5. 20.5 アナログ ペリフェラル モジュール
      1. 20.5.1 概要
        1. 20.5.1.1 ADI コントロール構成
        2. 20.5.1.2 ブロック図
      2. 20.5.2 A/D コンバータ (ADC)
        1. 20.5.2.1 概要
        2. 20.5.2.2 機能説明
          1. 20.5.2.2.1 入力の選択とスケーリング
          2. 20.5.2.2.2 リファレンスの選択
          3. 20.5.2.2.3 ADC サンプリング モード
          4. 20.5.2.2.4 ADC クロック ソース
          5. 20.5.2.2.5 ADC トリガ
          6. 20.5.2.2.6 サンプル FIFO
          7. 20.5.2.2.7 µDMA インターフェイス
          8. 20.5.2.2.8 リソースの所有権と使用方法
      3. 20.5.3 COMPA
        1. 20.5.3.1 概要
        2. 20.5.3.2 機能説明
          1. 20.5.3.2.1 入力の選択
          2. 20.5.3.2.2 リファレンスの選択
          3. 20.5.3.2.3 LPM バイアスおよび COMPA の有効化
          4. 20.5.3.2.4 リソースの所有権と使用
      4. 20.5.4 COMPB
        1. 20.5.4.1 概要
        2. 20.5.4.2 機能説明
          1. 20.5.4.2.1 入力の選択
          2. 20.5.4.2.2 リファレンスの選択
          3. 20.5.4.2.3 リソースの所有権と使用
            1. 20.5.4.2.3.1 センサ コントローラ ウェークアップ
            2. 20.5.4.2.3.2 システム CPU ウェークアップ
      5. 20.5.5 リファレンスDAC
        1. 20.5.5.1 概要
        2. 20.5.5.2 機能説明
          1. 20.5.5.2.1 リファレンスの選択
          2. 20.5.5.2.2 出力電圧制御および範囲
          3. 20.5.5.2.3 サンプル クロック
            1. 20.5.5.2.3.1 自動位相制御
            2. 20.5.5.2.3.2 手動位相制御
            3. 20.5.5.2.3.3 動作モードの依存関係
          4. 20.5.5.2.4 出力選択
            1. 20.5.5.2.4.1 バッファ
            2. 20.5.5.2.4.2 外部負荷
            3. 20.5.5.2.4.3 COMPA_REF
            4. 20.5.5.2.4.4 COMPB_REF
          5. 20.5.5.2.5 LPM バイアス
          6. 20.5.5.2.6 リソースの所有権と使用
      6. 20.5.6 ISRC
        1. 20.5.6.1 概要
        2. 20.5.6.2 機能説明
          1. 20.5.6.2.1 プログラマブルな電流
          2. 20.5.6.2.2 電圧リファレンス
          3. 20.5.6.2.3 ISRC イネーブル
          4. 20.5.6.2.4 温度依存性
          5. 20.5.6.2.5 リソースの所有権と使用状況
    6. 20.6 イベントのルーティングと使用
      1. 20.6.1 AUX イベント バス
        1. 20.6.1.1 イベント信号
        2. 20.6.1.2 イベント サブスクライバ
          1. 20.6.1.2.1 イベント検出
            1. 20.6.1.2.1.1 非同期イベントの検出
            2. 20.6.1.2.1.2 同期イベントの検出
      2. 20.6.2 外部ピンでのイベント観測
      3. 20.6.3 MCU ドメインからのイベント
      4. 20.6.4 MCU ドメインへのイベント
      5. 20.6.5 AON ドメインからのイベント
      6. 20.6.6 AON ドメインへのイベント
      7. 20.6.7 µDMA インターフェイス
    7. 20.7 センサ コントローラ エイリアス レジスタ空間
    8. 20.8 AUX ドメイン センサ コントローラおよびペリフェラル レジスタ
      1. 20.8.1  ADI_4_AUX のレジスタ
      2. 20.8.2  AUX_AIODIO レジスタ
      3. 20.8.3  AUX_EVCTL レジスタ
      4. 20.8.4  AUX_SMPH レジスタ
      5. 20.8.5  AUX_TDC レジスタ
      6. 20.8.6  AUX_TIMER01 のレジスタ
      7. 20.8.7  AUX_TIMER2 のレジスタ
      8. 20.8.8  AUX_ANAIF レジスタ
      9. 20.8.9  AUX_SYSIF レジスタ
      10. 20.8.10 AUX_SPIM レジスタ
      11. 20.8.11 AUX_MAC レジスタ
      12. 20.8.12 AUX_SCE レジスタ
  22. 21バッテリ モニタおよび温度センサ (BATMON)
    1. 21.1 概要
    2. 21.2 機能説明
    3. 21.3 BATMON レジスタ
      1. 21.3.1 AON_BATMON レジスタ
  23. 22UART (ユニバーサル非同期レシーバ / トランスミッタ)
    1. 22.1 概要
    2. 22.2 ブロック図
    3. 22.3 信号の説明
    4. 22.4 機能説明
      1. 22.4.1 送信および受信ロジック
      2. 22.4.2 ボーレート生成
      3. 22.4.3 データ転送
      4. 22.4.4 モデム ハンドシェイク サポート
        1. 22.4.4.1 制御信号
        2. 22.4.4.2 フロー制御
          1. 22.4.4.2.1 ハードウェア フロー制御 (RTS および CTS)
          2. 22.4.4.2.2 ソフトウェア フロー制御 (モデム ステータス割り込み)
      5. 22.4.5 FIFO 動作
      6. 22.4.6 割り込み
      7. 22.4.7 ループバック動作
    5. 22.5 DMA へのインターフェイス
    6. 22.6 初期化および構成
    7. 22.7 UART レジスタ
      1. 22.7.1 UART レジスタ
  24. 23同期式シリアル インターフェイス (SSI)
    1. 23.1 概要
    2. 23.2 ブロック図
    3. 23.3 信号の説明
    4. 23.4 機能説明
      1. 23.4.1 ビット レート生成
      2. 23.4.2 FIFO 動作
        1. 23.4.2.1 送信 FIFO
        2. 23.4.2.2 受信 FIFO
      3. 23.4.3 割り込み
      4. 23.4.4 フレーム フォーマット
        1. 23.4.4.1 テキサス インスツルメンツの同期シリアル フレーム フォーマット
        2. 23.4.4.2 Motorola SPI フレーム フォーマット
          1. 23.4.4.2.1 SPO クロック極性ビット
          2. 23.4.4.2.2 SPH 位相制御ビット
        3. 23.4.4.3 SPO = 0 および SPH = 0 での Motorola SPI フレームフォーマット
        4. 23.4.4.4 SPO = 0 および SPH = 1 での Motorola SPI フレーム フォーマット
        5. 23.4.4.5 SPO = 1 および SPH = 0 での Motorola SPI フレームフォーマット
        6. 23.4.4.6 SPO = 1 および SPH = 1 での Motorola SPI フレームフォーマット
        7. 23.4.4.7 MICROWIRE フレーム形式
    5. 23.5 DMA 動作
    6. 23.6 初期化および構成
    7. 23.7 SSI レジスタ
      1. 23.7.1 SSI レジスタ
  25. 24I2C (Inter-Integrated Circuit)
    1. 24.1 概要
    2. 24.2 ブロック図
    3. 24.3 機能説明
      1. 24.3.1 I2C バス機能の概要
        1. 24.3.1.1 START 条件と STOP 条件
        2. 24.3.1.2 7 ビット アドレスのデータ フォーマット
        3. 24.3.1.3 データの有効性
        4. 24.3.1.4 アクノリッジ
        5. 24.3.1.5 調停
      2. 24.3.2 使用可能な速度モード
        1. 24.3.2.1 標準モードおよび高速モード
      3. 24.3.3 割り込み
        1. 24.3.3.1 I2C マスタ割り込み
        2. 24.3.3.2 I2C スレーブ割り込み
      4. 24.3.4 ループバック動作
      5. 24.3.5 コマンド シーケンスのフロー チャート
        1. 24.3.5.1 I2C マスタ コマンド シーケンス
        2. 24.3.5.2 I2C スレーブ コマンド シーケンス
    4. 24.4 初期化および構成
    5. 24.5 I2C レジスタ
      1. 24.5.1 I2C のレジスタ
  26. 25インタ IC サウンド (I2S)
    1. 25.1 概要
    2. 25.2 ブロック図
    3. 25.3 信号の説明
    4. 25.4 機能説明
      1. 25.4.1 依存関係
        1. 25.4.1.1 システム CPU ディープ スリープ モード
      2. 25.4.2 ピン構成
      3. 25.4.3 シリアル形式構成
      4. 25.4.4 I2S
        1. 25.4.4.1 レジスタ構成
      5. 25.4.5 左揃え (LJF)
        1. 25.4.5.1 レジスタ設定
      6. 25.4.6 右揃え (RJF)
        1. 25.4.6.1 レジスタ設定
      7. 25.4.7 DSP
        1. 25.4.7.1 レジスタ設定
      8. 25.4.8 クロック構成
        1. 25.4.8.1 内部オーディオ クロック ソース
        2. 25.4.8.2 外部オーディオ クロック ソース
    5. 25.5 メモリ インターフェイス
      1. 25.5.1 サンプル ワード長
      2. 25.5.2 チャネル マッピング
      3. 25.5.3 メモリ内のサンプル ストレージ
      4. 25.5.4 DMA 動作
        1. 25.5.4.1 スタートアップ
        2. 25.5.4.2 動作
        3. 25.5.4.3 シャットダウン
    6. 25.6 サンプルスタンプ ジェネレータ
      1. 25.6.1 サンプルスタンプ カウンタ
      2. 25.6.2 スタートアップ トリガ
      3. 25.6.3 Samplestamp キャプチャ
      4. 25.6.4 一定のオーディオ レイテンシの実現
    7. 25.7 エラー検出
    8. 25.8 使用法
      1. 25.8.1 スタートアップ シーケンス
      2. 25.8.2 シャットダウン シーケンス
    9. 25.9 I2S レジスタ
      1. 25.9.1 I2S のレジスタ
  27. 26無線
    1. 26.1  RF コア
      1. 26.1.1 ハイレベルな説明および概要
    2. 26.2  無線ドアベル
      1. 26.2.1 特別な起動プロセス
      2. 26.2.2 コマンドおよびステータス レジスタとイベント
      3. 26.2.3 RF コア割り込み
        1. 26.2.3.1 RF コマンド割り込みおよびパケット エンジン割り込み
        2. 26.2.3.2 RF コア ハードウェア割り込み
        3. 26.2.3.3 RF コア コマンド アクノリッジ割り込み
      4. 26.2.4 無線タイマ
        1. 26.2.4.1 比較およびキャプチャ イベント
        2. 26.2.4.2 無線タイマ出力
        3. 26.2.4.3 リアルタイム クロックによる同期
    3. 26.3  RF コア HAL
      1. 26.3.1 ハードウェア サポート
      2. 26.3.2 ファームウェア サポート
        1. 26.3.2.1 コマンド
        2. 26.3.2.2 コマンド ステータス
        3. 26.3.2.3 割り込み
        4. 26.3.2.4 データの受け渡し
        5. 26.3.2.5 コマンド スケジューリング
          1. 26.3.2.5.1 トリガ
          2. 26.3.2.5.2 条件付き実行
          3. 26.3.2.5.3 コマンド開始前の処理
        6. 26.3.2.6 コマンド データ構造
          1. 26.3.2.6.1 無線動作コマンドの構造
        7. 26.3.2.7 データ エントリ構造
          1. 26.3.2.7.1 データ エントリ キュー
          2. 26.3.2.7.2 データ エントリ
          3. 26.3.2.7.3 ポインタ エントリ
          4. 26.3.2.7.4 部分読み取り用 RX エントリ
        8. 26.3.2.8 外部信号
      3. 26.3.3 コマンドの定義
        1. 26.3.3.1 プロトコルに依存しない無線動作コマンド
          1. 26.3.3.1.1  CMD_NOP：無動作コマンド
          2. 26.3.3.1.2  CMD_RADIO_SETUP：無線設定セットアップ コマンド
          3. 26.3.3.1.3  CMD_FS_POWERUP: パワー アップ周波数シンセサイザ
          4. 26.3.3.1.4  CMD_FS_POWERDOWN：周波数シンセサイザをパワーダウン
          5. 26.3.3.1.5  CMD_FS：周波数シンセサイザ制御コマンド
          6. 26.3.3.1.6  CMD_FS_OFF: 周波数シンセサイザをオフにします
          7. 26.3.3.1.7  CMD_RX_TEST: レシーバ テスト コマンド
          8. 26.3.3.1.8  CMD_TX_TEST：トランスミッタ テスト コマンド
          9. 26.3.3.1.9  CMD_SYNC_STOP_RAT：無線タイマの同期および停止コマンド
          10. 26.3.3.1.10 CMD_SYNC_START_RAT: 無線タイマの同期開始コマンド
          11. 26.3.3.1.11 CMD_COUNT：カウンタ コマンド
          12. 26.3.3.1.12 CMD_SCH_IMM：即時コマンドを無線動作として実行
          13. 26.3.3.1.13 CMD_COUNT_BRANCH: コマンド チェーンの分岐を使用するカウンタ コマンド
          14. 26.3.3.1.14 CMD_PATTERN_CHECK：メモリ内の値をパターンと照合
        2. 26.3.3.2 プロトコル非依存ダイレクト コマンドおよび即時コマンド
          1. 26.3.3.2.1  CMD_ABORT：ABORT コマンド
          2. 26.3.3.2.2  CMD_STOP：ストップ コマンド
          3. 26.3.3.2.3  CMD_GET_RSSI: RSSI の読み取りコマンド
          4. 26.3.3.2.4  CMD_UPDATE_RADIO_SETUP: 無線設定の更新コマンド
          5. 26.3.3.2.5  CMD_TRIGGER：コマンド トリガを生成
          6. 26.3.3.2.6  CMD_GET_FW_INFO: 実行中のファームウェアに関する情報を要求します
          7. 26.3.3.2.7  CMD_START_RAT：無線タイマ コマンドを非同期で開始する
          8. 26.3.3.2.8  CMD_PING: 割り込みを使用して応答
          9. 26.3.3.2.9  CMD_READ_RFREG：RF コアレジスタの読み取り
          10. 26.3.3.2.10 CMD_SET_RAT_CMP: RAT チャネルを比較モードに設定します
          11. 26.3.3.2.11 CMD_SET_RAT_CPT: RAT チャネルをキャプチャ モードに設定します
          12. 26.3.3.2.12 CMD_DISABLE_RAT_CH: RAT チャネルを無効にします
          13. 26.3.3.2.13 CMD_SET_RAT_OUTPUT: RAT 出力を指定モードに設定します
          14. 26.3.3.2.14 CMD_ARM_RAT_CH：アーム RAT チャネル
          15. 26.3.3.2.15 CMD_DISARM_RAT_CH：RAT チャネルをディスアーム
          16. 26.3.3.2.16 CMD_SET_TX_POWER: 送信電力を設定します
          17. 26.3.3.2.17 CMD_SET_TX20_POWER：20dBm PA の送信電力を設定
          18. 26.3.3.2.18 CMD_UPDATE_FS: 再キャリブレーションなしでシンセサイザ周波数を設定 (非推奨)
          19. 26.3.3.2.19 CMD_MODIFY_FS：再キャリブレーションなしで新しいシンセサイザ周波数を設定
          20. 26.3.3.2.20 CMD_BUS_REQUEST: RF コア用のシステム バスを要求します
      4. 26.3.4 データ キュー操作の即時コマンド
        1. 26.3.4.1 CMD_ADD_DATA_ENTRY：データ エントリをキューに追加
        2. 26.3.4.2 CMD_REMOVE_DATA_ENTRY: キューから最初のデータ エントリを削除します
        3. 26.3.4.3 CMD_FLUSH_QUEUE：キューのフラッシュ
        4. 26.3.4.4 CMD_CLEAR_RX：すべての RX キュー エントリのクリア
        5. 26.3.4.5 CMD_REMOVE_PENDING_ENTRIES: 保留中のエントリをキューから削除します
    4. 26.4  データ キューの使用状況
      1. 26.4.1 内部無線 CPU 動作専用のデータ キュー操作
        1. 26.4.1.1 PROC_ALLOCATE_TX：読み取り用に TX エントリを割り当てます
        2. 26.4.1.2 PROC_FREE_DATA_ENTRY: 空き割り当て済みデータ エントリ
        3. 26.4.1.3 PROC_FINISH_DATA_ENTRY：キュー内の最初のデータ エントリの使用を終了
        4. 26.4.1.4 PROC_ALLOCATE_RX：データ格納用 RX バッファを割り当て
        5. 26.4.1.5 PROC_FINISH_RX：受信データを RX データ エントリにコミット
      2. 26.4.2 無線 CPU 使用状況モデル
        1. 26.4.2.1 受信キュー
        2. 26.4.2.2 送信キュー
    5. 26.5  IEEE 802.15.4
      1. 26.5.1 IEEE 802.15.4 コマンド
        1. 26.5.1.1 IEEE 802.15.4 無線操作コマンド構造
        2. 26.5.1.2 IEEE 802.15.4 即時コマンド構造
        3. 26.5.1.3 出力構造
        4. 26.5.1.4 その他の構造とビット フィールド
      2. 26.5.2 割り込み
      3. 26.5.3 データ処理
        1. 26.5.3.1 受信バッファ
        2. 26.5.3.2 送信バッファ
      4. 26.5.4 無線動作コマンド
        1. 26.5.4.1 RX 動作
          1. 26.5.4.1.1 フレーム フィルタリングとソース マッチング
            1. 26.5.4.1.1.1 フレーム フィルタリング
            2. 26.5.4.1.1.2 ソース マッチング
          2. 26.5.4.1.2 フレーム受信
          3. 26.5.4.1.3 ACK 送信
          4. 26.5.4.1.4 受信動作の終了
          5. 26.5.4.1.5 CCA 監視
        2. 26.5.4.2 エネルギー検出スキャン動作
        3. 26.5.4.3 CSMA-CA 動作
        4. 26.5.4.4 送信動作
        5. 26.5.4.5 受信アクノリッジ動作
        6. 26.5.4.6 バックグラウンド レベル動作の中止コマンド
      5. 26.5.5 即時コマンド
        1. 26.5.5.1 CCA パラメータ変更コマンド
        2. 26.5.5.2 フレーム フィルタリング パラメータ変更コマンド
        3. 26.5.5.3 ソース マッチング エントリ コマンドを有効または無効にする
        4. 26.5.5.4 フォアグラウンド レベル動作中止コマンド
        5. 26.5.5.5 フォアグラウンド レベルの動作コマンドの停止
        6. 26.5.5.6 リクエスト CCA および RSSI 情報コマンド
    6. 26.6  Bluetooth® Low Energy
      1. 26.6.1 Bluetooth® Low Energy コマンド
        1. 26.6.1.1 コマンド データの定義
          1. 26.6.1.1.1 Bluetooth® Low Energy コマンド構造
        2. 26.6.1.2 パラメータ構造
        3. 26.6.1.3 出力構造
        4. 26.6.1.4 その他の構造体とビット フィールド
      2. 26.6.2 割り込み
    7. 26.7  データ処理
      1. 26.7.1 受信バッファ
      2. 26.7.2 送信バッファ
    8. 26.8  無線動作コマンドの説明
      1. 26.8.1  Bluetooth® 5 無線セットアップ コマンド
      2. 26.8.2  Bluetooth® Low Energy パケット転送用無線動作コマンド
      3. 26.8.3  Coded PHY のコーディング選択
      4. 26.8.4  パラメータのオーバーライド
      5. 26.8.5  リンク レイヤ接続
      6. 26.8.6  スレーブ コマンド
      7. 26.8.7  マスタ コマンド
      8. 26.8.8  レガシー アドバタイザ
        1. 26.8.8.1 接続可能な無指向性アドバタイザ コマンド
        2. 26.8.8.2 接続可能な指向型アドバタイザ コマンド
        3. 26.8.8.3 接続不可能なアドバタイズ コマンド
        4. 26.8.8.4 スキャン可能な無指向アドバタイザ コマンド
      9. 26.8.9  Bluetooth® 5 アドバタイザコマンド
        1. 26.8.9.1 共通拡張アドバタイズ パケット
        2. 26.8.9.2 拡張アドバタイズ コマンド
        3. 26.8.9.3 2 次チャネル アドバタイザ コマンド
      10. 26.8.10 スキャナ コマンド
        1. 26.8.10.1 スキャナがプライマリ チャネルでレガシー アドバタイズ パケットを受信
        2. 26.8.10.2 プライマリ チャネルで拡張広告パケットを受信するスキャナ
        3. 26.8.10.3 セカンダリチャネルで拡張広告パケットを受信するスキャナ
        4. 26.8.10.4 ADI フィルタリング
        5. 26.8.10.5 スキャナ コマンドの終了
      11. 26.8.11 イニシエータ コマンド
        1. 26.8.11.1 プライマリチャネル上で従来の広告パケットを受信するイニシエータ動作
        2. 26.8.11.2 プライマリ チャネルで拡張アドバタイズ パケットを受信するイニシエータ
        3. 26.8.11.3 セカンダリ チャネルで拡張アドバタイズ パケットを受信しているイニシエータ
        4. 26.8.11.4 自動ウィンドウ オフセット挿入
        5. 26.8.11.5 イニシエータ コマンドの終了
      12. 26.8.12 汎用レシーバ コマンド
      13. 26.8.13 PHY テスト送信コマンド
      14. 26.8.14 ホワイトリストの処理
      15. 26.8.15 バックオフ手順
      16. 26.8.16 AUX ポインタ処理
      17. 26.8.17 デバイス アドレスの動的変更
    9. 26.9  即時コマンド
      1. 26.9.1 アドバタイズ ペイロード コマンドを更新
    10. 26.10 独自の無線
      1. 26.10.1 パケット フォーマット
      2. 26.10.2 コマンド
        1. 26.10.2.1 コマンド データの定義
          1. 26.10.2.1.1 コマンド構造
        2. 26.10.2.2 出力構造
        3. 26.10.2.3 その他の構造とビット フィールド
      3. 26.10.3 割り込み
      4. 26.10.4 データ処理
        1. 26.10.4.1 受信バッファ
        2. 26.10.4.2 送信バッファ
      5. 26.10.5 無線動作コマンドの説明
        1. 26.10.5.1 動作の終了
        2. 26.10.5.2 独自のモード設定コマンド
          1. 26.10.5.2.1 IEEE 802.15.4g パケット形式
        3. 26.10.5.3 トランスミッタ・コマンド
          1. 26.10.5.3.1 標準送信コマンド、CMD_PROP_TX
          2. 26.10.5.3.2 高度な送信コマンド、CMD_PROP_TX_ADV
        4. 26.10.5.4 レシーバ コマンド
          1. 26.10.5.4.1 標準受信コマンド、CMD_PROP_RX
          2. 26.10.5.4.2 高度な受信コマンド、CMD_PROP_RX_ADV
        5. 26.10.5.5 キャリア センス動作
          1. 26.10.5.5.1 一般的なキャリア センスの説明
          2. 26.10.5.5.2 キャリアセンス コマンド、CMD_PROP_CS
          3. 26.10.5.5.3 スニッフ モード受信コマンド、CMD_PROP_RX_SNIFF および CMD_PROP_RX_ADV_SNIFF
      6. 26.10.6 即時コマンド
        1. 26.10.6.1 パケット長設定コマンド、CMD_PROP_SET_LEN
        2. 26.10.6.2 パケット RX 再起動コマンド、CMD_PROP_RESTART_RX
    11. 26.11 無線レジスタ
      1. 26.11.1 RFC_RAT レジスタ
      2. 26.11.2 RFC_DBELL レジスタ
      3. 26.11.3 RFC_PWR レジスタ
  28. 27改訂履歴

3.6.1 Arm® Cortex®-M4F 命令

このプロセッサは、ARMv7-M Thumb 命令セットを実装しています。表 3-25に、Arm® Cortex®-M4F 命令とそのサイクル数を示します。サイクル数は、ゼロウェイト状態のシステムに基づいています。

アセンブラ シンタックス内では、演算に応じて、<op2> フィールドを次のいずれかのオプションに置き換えることができます。

  • 単純なレジスタ指定子 (例)
    Rm
  • 即シフトレジスタ (例)
    Rm, LSL #4
  • レジスタシフトレジスタ (例)
    Rm, LSL Rs
  • 即時値 (例)
    #0xE000E000

簡潔にするため、すべてのロードおよびストアアドレッシングモードは示されていません。詳細については、「ARMv7-M アーキテクチャリファレンスマニュアル」を参照してください。

表 3-25は、「Cycle」列で次の略語を使用しています。

    Pパイプラインの再充填に必要なサイクル数。これは、対象となる命令の整列と幅、およびプロセッサがアドレスを早期に推測できるかどうかによって、1 ～ 3 の範囲で変化します。
    Bバリ操作アを実行するために必要なサイクル数。DSB および DMB の場合、最小サイクル数はゼロです。ISB の場合、最小サイクル数はパイプラインの再充填に必要な数に相当します。
    Nロードまたは保存されるレジスタリストのレジスタの数 (PC や LR を含む)。
    W適切なイベントの待機に費やしたサイクル数。
表 3-25 Arm® Cortex®-M4F 命令セットの概要
動作説明アセンブラサイクル
移動登録
MOV Rd, <op2>
1
16 ビット即値
MOVW Rd, #<imm>
1
すぐにトップへ
MOVT Rd, #<imm>
1
PC へ
MOV PC, Rm
1 + P
追加追加
ADD Rd, Rn, <op2>
1
PC に追加
ADD PC, PC, Rm
1 + P
キャリーで追加
ADC Rd, Rn, <op2>
1
フォームアドレス
ADR Rd, <label>
1
減算減算
SUB Rd, Rn, <op2>
1
ボロー付き減算
SBC Rd, Rn, <op2>
1
逆方向
RSB Rd, Rn, <op2>
1
乗算乗算
MUL Rd, Rn, Rm
1
乗算累算
MLA Rd, Rn, Rm
1
乗算減算
MLS Rd, Rn, Rm
1
符号付き Long 型
SMULL RdLo, RdHi, Rn, Rm
1
符号なし Long 型
UMULL RdLo, RdHi, Rn, Rm
1
符号付き Long 累算
SMLAL RdLo, RdHi, Rn, Rm
1
符号なし Long 型の累算
UMLAL RdLo, RdHi, Rn, Rm
1
分周符号付き
SDIV Rd, Rn, Rm
2 ～ 12(1)
符号なし
UDIV Rd, Rn, Rm
2 ～ 12(1)
飽和符号付き
SSAT Rd, #<imm>, <op2>
1
符号なし
USAT Rd, #<imm>, <op2>
1
比較比較
CMP Rn, <op2>
1
負
CMN Rn, <op2>
1
論理AND
AND Rd, Rn, <op2>
1
排他 OR
EOR Rd, Rn, <op2>
1
または
ORR Rd, Rn, <op2>
1
否定論理和
ORN Rd, Rn, <op2>
1
ビット クリア
BIC Rd, Rn, <op2>
1
反転移動
MVN Rd, <op2>
1
AND テスト
TST Rn, <op2>
1
排他 OR テスト
TEQ Rn, <op1>
1
シフト論理左シフト
LSL Rd, Rn, #<imm>
1
論理左シフト
LSL Rd, Rn, Rs
1
論理シフト右
LSR Rd, Rn, #<imm>
1
論理シフト右
LSR Rd, Rn, Rs
1
算術シフト右
ASR Rd, Rn, #<imm>
1
算術シフト右
ASR Rd, Rn, Rs
1
回転右に回転
ROR Rd, Rn, #<imm>
1
右に回転
ROR Rd, Rn, Rs
1
拡張あり
RRX Rd, Rn
1
カウント先頭のゼロ
CLZ Rd, Rn
1
ロードワード
LDR Rd, [Rn, <op2>]
2(2)
PC へ
LDR PC, [Rn, <op2>]
2(2) + P
ハーフワード
LDRH Rd, [Rn, <op2>]
2(2)
バイト
LDRB Rd, [Rn, <op2>]
2(2)
符号付きハーフワード
LDRSH Rd, [Rn, <op2>]
2(2)
符号付きバイト
LDRSB Rd, [Rn, <op2>]
2(2)
ユーザー ワード
LDRT Rd, [Rn, #<imm>]
2(2)
ユーザー ハーフワード
LDRHT Rd, [Rn, #<imm>]
2(2)
ユーザー バイト
LDRBT Rd, [Rn, #<imm>]
2(2)
ユーザー符号付きハーフワード
LDRSHT Rd, [Rn, #<imm>]
2(2)
ユーザー符号付きバイト
LDRSBT Rd, [Rn, #<imm>]
2(2)
PC の相対値
LDR Rd,[PC, #<imm>]
2(2)
ダブルワード
LDRD Rd, Rd, [Rn, #<imm>]
1 + N
複数
LDM Rn, {<reglist>}
1 + N
PC を含む複数
LDM Rn, {<reglist>, PC}
1 + N + P
ストアワード
STR Rd, [Rn, <op2>]
2(2)
ハーフワード
STRH Rd, [Rn, <op2>]
2(2)
バイト
STRB Rd, [Rn, <op2>]
2(2)
符号付きハーフワード
STRSH Rd, [Rn, <op2>]
2(2)
符号付きバイト
STRSB Rd, [Rn, <op2>]
2(2)
ユーザー ワード
STRT Rd, [Rn, #<imm>]
2(2)
ユーザー ハーフワード
STRHT Rd, [Rn, #<imm>]
2(2)
ユーザー バイト
STRBT Rd, [Rn, #<imm>]
2(2)
ユーザー符号付きハーフワード
STRSHT Rd, [Rn, #<imm>]
2(2)
ユーザー符号付きバイト
STRSBT Rd, [Rn, #<imm>]
2(2)
ダブルワード
STRD Rd, Rd, [Rn, #<imm>]
1 + N
複数
STM Rn, {<reglist>}
1 + N
プッシュプッシュ
PUSH {<reglist>}
1 + N
リンク レジスタを使用してプッシュ
PUSH {<reglist>, LR}
1 + N
PopPop
POP {<reglist>}
1 + N
ポップしてリターン
POP {<reglist>, PC}
1 + N + P
セマフォ排他的ロード
LDREX Rd, [Rn, #<imm>]
2
排他的ハーフワード ロード
LDREXH Rd, [Rn]
2
排他的バイト ロード
LDREXB Rd, [Rn]
2
排他的ストア
STREX Rd, Rt, [Rn,#<imm>]
2
排他的ハーフワード ストア
STREXH Rd, Rt, [Rn]
2
排他的バイト ストア
STREXB Rd, Rt, [Rn]
2
排他モニタのクリア
CLREX
1
分岐条件付き
B<cc> <label>
1 または 1 + P(3)
無条件
B <label>
1 + P
リンクあり
BL <label>
1 + P
交換付き
BX Rm
1 + P
リンクおよび交換付き
BLX Rm
1 + P
ゼロの場合は分岐し
CBZ Rn, <label>
1 または 1 + P(3)
ゼロ以外の場合は分岐
CBNZ Rn, <label>
1 または 1 + P(3)
バイト テーブル分岐
TBB [Rn, Rm]
2 + P
ハーフワード テーブル分岐
TBH [Rn, Rm, LSL#1]
2 + P
状態変更スーパーバイザ コール
SVC #<imm>
–
条件分岐
IT... <cond>
1(4)
割り込みを無効
CPSID <flags>
1 または 2
割り込みの有効化
CPSIE <flags>
1 または 2
特殊レジスタを読み取り
MRS Rd, <specreg>
1 または 2
専用レジスタの書き込み
MSR <specreg>, Rn
1 または 2
ブレークポイント
BKPT #<imm>
–
拡張符号付きハーフワードからワードへの変換
SXTH Rd, <op2>
1
符号付きバイトからワードへの変換
SXTB Rd, <op2>
1
符号なしハーフワード
UXTH Rd, <op2>
1
符号なしバイト
UXTB Rd, <op2>
1
ビット フィールド符号なし抽出
UBFX Rd, Rn, #<imm>, #<imm>
1
符号あり抽出
SBFX Rd, Rn, #<imm>, #<imm>
1
わかりやすい
BFC Rd, Rn, #<imm>, #<imm>
1
挿入
BFI Rd, Rn, #<imm>, #<imm>
1
逆方向ワード内のバイト
REV Rd, Rm
1
両方のハーフワードのバイト
REV16 Rd, Rm
1
符号付き下位ハーフワード
REVSH Rd, Rm
1
ワード内のビット
RBIT Rd, Rm
1
ヒントイベントを送信
SEV
1
アライベントを待機
WFE
1 + W
割り込み待機
WFI
1 + W
無操作
NOP
1
バリア命令の同期
ISB
1 + B
データ メモリ
DMB
1 + B
データ同期
DSB <flags>
1 + B
(1) 除算演算は、除算計算が完了した時点で終了します。必要なサイクル数は、入力オペランドの値に依存します。除算演算は割り込み可能です。つまり、割り込みが発生した場合、除算演算は中断されます。割り込み遅延は最悪でも一サイクルであり、割り込み処理の完了後に除算演算が再開されます。
(2) 隣接する単一ロード命令および単一ストア命令では、アドレス フェーズとデータ 位相をパイプライン化できます。ただし、奇数ハーフワード境界に配置された 32 ビット オペコードなどの場合には、パイプライン化が最適に行われないことがあります。
(3) 条件分岐は、分岐が取得されていない場合、単一サイクルで完了します。
(4) IT 命令は先行する 16 ビット Thumb 命令に格納でき、ゼロ サイクルで実行できる。

 

表 3-26に、Arm® Cortex®-M4F プロセッサが実装する DSP 命令を示します。

表 3-26 Arm®Cortex®-M4F DSP 命令セットの概要
動作説明アセンブラサイクル
乗算32 ビット乗算および最上位 32 ビット累算
SMMLA
1
32 ビット乗算結果の最上位 32 ビットを減算
SMMLS
1
32 ビット乗算結果の最上位 32 ビットを返す
SMMUL
1
丸め処理を行った上位 32 ビットを累算する 32 ビット乗算
SMMLAR
1
丸め処理を伴う 32 ビット乗算結果の最上位 32 ビットを累算
SMMLSR
1
丸め処理を伴う 32 ビット乗算結果の最上位 32 ビットを返す
SMMULR
1
符号付き乗算Q 設定付き 16 ビット符号付き乗算、32 ビット累算 (下位ハーフワード × 下位ハーフワード)
SMLABB
1
Q 設定付き 16 ビット符号付き乗算、32 ビット累算 (下位ハーフワード × 上位ハーフワード)
SMLABT
1
16 ビット符号付き乗算、64 ビット累算 (下位ハーフワード × 下位ハーフワード)
SMLALBB
1
16 ビット符号付き乗算、64 ビット累算 (下位ハーフワード × 上位ハーフワード)
SMLALBT
1
デュアル 16 ビット符号付き乗算、単一 64 ビット アキュームレータ
SMLALD{X}
1
16 ビット符号付き乗算、64 ビット累算 (上位ハーフワード × 下位ハーフワード)
SMLALTB
1
16 ビット符号付き乗算、64 ビット累算 (上位ハーフワード × 上位ハーフワード)
SMLALTT
1
16 ビット符号付き乗算 (32 ビット結果、下位ハーフワード × 下位ハーフワード)
SMULBB
1
16 ビット符号付き乗算、32 ビット結果 (下位ハーフワード × 上位ハーフワード)
SMULBT
1
16 ビット符号付き乗算、32 ビット結果 (上位ハーフワード × 下位ハーフワード)
SMULTB
1
16 ビット符号付き乗算、32 ビット結果 (上位ハーフワード × 上位ハーフワード)
SMULTT
1
16 ビット × 32 ビット符号付き乗算 (上位 32 ビットを返す、下位ハーフワード使用)
SMULWB
1
16 ビット × 32 ビット符号付き乗算、上位 32 ビット結果 (上位ハーフワード)
SMULWT
1
デュアル 16 ビット符号付き乗算で差分結果を返す
SMUSD{X}
1
Q 設定付き 16 ビット符号付き乗算、32 ビット累算 (上位ハーフワード × 下位ハーフワード)
SMLATB
1
Q 設定付き 16 ビット符号付き乗算、32 ビット累算 (上位ハーフワード × 上位ハーフワード)
SMLATT
1
Q 設定付き デュアル 16 ビット符号付き乗算、単一 32 ビット アキュームレータ
SMLAD{X}
1
Q 設定付き 16 ビット × 32 ビット符号付き乗算、32 ビット累算 (下位ハーフワード)
SMLAWB
1
Q 設定付き 16 ビット × 32 ビット符号付き乗算、32 ビット累算 (上位ハーフワード)
SMLAWT
1
Q 設定付きデュアル 16 ビット符号付き乗算減算、32 ビット累算
SMLSD{X}
1
Q 設定付きデュアル 16 ビット符号付き乗算減算、64 ビット累算
SMLSLD{X}
1
Q 設定付きデュアル 16 ビット符号付き乗算和
SMUAD{X}
1
符号なし乗算32 ビット符号なし乗算、倍精度 32 ビット累算、64 ビット結果
UMAAL
1
飽和Q 設定付きデュアル 16 ビット飽和演算
SSAT16
1
Q 設定付きデュアル 16 ビット符号なし飽和演算
USAT16
1
パッキングおよびアンパッキングシフトした下位ハーフワードと上位ハーフワードをパック
PKHTB
下位ハーフワードとシフト済み上位ハーフワードのパック
PKHBT
1
8 ビット抽出および 32 ビット符号拡張
SXTB
1
デュアル 8 ビット抽出、各 16 ビット符号拡張
SXTB16
1
16 ビット抽出および 32 ビット符号拡張
SXTH
1
8 ビット抽出および 32 ビット ゼロ拡張
UXTB
1
デュアル 8 ビット抽出、各 16 ビット ゼロ拡張
UXTB16
1
16 ビット抽出および 32 ビット ゼロ拡張
UXTH
1
8 ビット抽出、32 ビット符号なし加算
UXTAB
1
デュアル 8 ビット抽出、16 ビット符号なし加算
UXTAB16
1
16 ビット抽出、32 ビット符号なし加算
UXTAH
1
8 ビット抽出、32 ビット符号付き加算
SXTAB
1
デュアル 8 ビット抽出、16 ビット符号付き加算
SXTAB16
1
16 ビット抽出、32 ビット符号付き加算
SXTAH
1
その他データ処理GE ビットに基づいてバイトを選択
SEL
1
4 組の 8 ビット符号なし絶対差の符号なし総和
USAD8
1
クワッドの 8 ビット符号なし絶対差の総和、32 ビット累算
USADA8
1
加算デュアル 16 ビット符号なし飽和加算
UQADD16
1
クワッド 8 ビット符号なし飽和加算
UQADD8
1
Q 設定付き飽和加算
QADD
1
Q 設定付きデュアル 16 ビット飽和加算
QADD16
1
Q 設定付きクワッド 8 ビット飽和加算
QADD8
1
Q 設定付き飽和倍加加算
QDADD
1
GE 設定付きクワッド 8 ビット符号付き加算
SADD8
1
GE 設定付きデュアル 16 ビット符号付き加算
SADD16
1
デュアル 16 ビット符号付きハーフ加算
SHADD16
1
クワッド 8 ビット符号付きハーフ加算
SHADD8
1
GE 設定付きデュアル 16 ビット符号なし加算
UADD16
1
GE 設定付きクワッド 8 ビット符号なし加算
UADD8
1
デュアル 16 ビット符号なしハーフ加算
UHADD16
1
クワッド 8 ビット符号なしハーフ加算
UHADD8
1
減算Q 設定付き飽和倍加減算
QDSUB
1
デュアル 16 ビット符号なし飽和減算
UQSUB16
1
クワッド 8 ビット符号なし飽和減算
UQSUB8
1
Q 設定付き飽和減算
QSUB
1
Q 設定付きデュアル 16 ビット飽和減算
QSUB16
1
Q 設定付きクワッド 8 ビット飽和減算
QSUB8
1
デュアル 16 ビット符号付きハーフ減算
SHSUB16
1
クワッド 8 ビット符号付きハーフ減算
SHSUB8
1
GE 設定付きデュアル 16 ビット符号付き減算
SSUB16
1
GE 設定付きクワッド 8 ビット符号付き減算
SSUB8
1
デュアル 16 ビット符号なしハーフ減算
UHSUB16
1
クワッド 8 ビット符号なしハーフ減算
UHSUB8
1
GE 設定付きデュアル 16 ビット符号なし減算
USUB16
1
GE 設定付きクワッド 8 ビット符号なし減算
USUB8
1
並列加算と減算デュアル 16 ビット符号なし飽和加減算 (交換あり)
UQASX
1
デュアル 16 ビット符号なし飽和減加算 (ハーフワード交換あり)
UQSAX
1
GE 設定付きデュアル 16 ビット加減算 (ハーフワード交換あり)
SASX
1
Q フ設定付きデュアル 16 ビット加減算 (ハーフワード交換あり)
QASX
1
Q 設定付きデュアル 16 ビット減加算 (ハーフワード交換あり)
QSAX
1
デュアル 16 ビット符号付きハーフ加減算
SHASX
1
デュアル 16 ビット符号付きハーフ減加算
SHSAX
1
GE フ設定付きデュアル 16 ビット符号付き減加算 (ハーフワード交換あり)
SSAX
1
GE 設定付きデュアル 16 ビット符号なし加減算 (ハーフワード交換あり)
UASX
1
デュアル 16 ビット符号なしハーフ加減算 (ハーフワード交換あり)
UHASX
1
デュアル 16 ビット符号なしハーフ減加算 (ハーフワード交換あり)
UHSAX
1
GE 設定付きデュアル 16 ビット符号なし減加算 (ハーフワード交換あり)
USAX
1