JAJSLK5 データシート

JAJSLK5D October 2020 – May 2025 LMG3422R050 , LMG3426R050 , LMG3427R050

PRODUCTION DATA

8.5.1.2 電力ループのインダクタンス

ハーフ・ブリッジの2つのデバイスと高電圧バス容量で構成される電源ループは、スイッチング・イベント中に高いdi/dtを印加します。このループのインダクタンスを最小化することで、リンギングと電磁干渉（EMI）を低減し、デバイスの電圧ストレスを低減することができます。

電源ループのインダクタンスを最小限に抑えるため、電源デバイスをできるだけ近くに配置します。デカップリングコンデンサは、2つのデバイスと並んで配置されています。これらは、各デバイスの近くに配置できます。レイアウト例では、デカップリング・コンデンサはデバイスと同じ層に配置されています。帰路（この場合はPGND）は、最上層に近接した2番目の層に配置されています。下層ではなく内層を使用することで、ループの垂直寸法が小さくなり、インダクタンスが最小化されます。デバイスの端子とバス容量の両方に多数のビアを配置すると、インピーダンスを最小化しながら高周波スイッチング電流が内層に流れます。

電力ループ・インダクタンスは、ドレインソース間電圧スイッチング波形のリンギング周波数f_ringに基づいて、次の式で推定できます。

式 3.

L_{p l} = \frac{1}{4 π^{2} f_{r i n g}^{2} C_{r i n g}}

ここで、C_ringは、バス電圧でのC_OSS（標準値については図 5-8を参照）と、基板および負荷インダクタまたはトランスからのドレインソース間寄生容量を加算した値に等しくなります。

負荷部品の寄生容量の特性評価は困難なため、負荷部品なしでV_DSスイッチング波形をキャプチャし、電源ループのインダクタンスを推定することを推奨します。通常、レイアウト例の電源ループのインダクタンスは約2.5nHです。