TPS2HCS10-Q1は、高速 SPI シリアル インターフェイスを経由してホスト コントローラと通信します。インターフェイスにはクロック (CLK)、チップ セレクト (CS)、シリアル データ入力（SDI）の三つのロジック入力、および一つのデータ出力 (SDO) があります。CS ピンが high のとき、SDO ピンはトライステートです。SPI の最大クロック レートは 8MHz ですが、実際には直列保護抵抗によって制限されます。

このデバイスは、シンプルなデイジーチェーン SPI をサポートしています。このモードは、CRC の有無にかかわらず使用できます。

TPS2HCS10-Q1 ICとコントローラまたは MCU の間の通信は、メイン セカンダリ構成の SPI バスを経由します。外部 MCU は常に SPI メイン デバイスであり、コマンド リクエストを TPS2HCS10-Q1 IC の SDI ピンで送信し、デバイス応答をICのSDOピンで受信します。TPS2HCS10-Q1 デバイスは常に SPI セカンダリ デバイスとして動作し、SDI ライン経由でコマンド要求を受信し、SDO ラインを介して外部 MCU に (ステータスや測定値などの) 応答を送信します。

TPS2HCS10-Q1デバイスは、以下の形式でプライマリ MCU に接続できます：

図 8-23 独立したセカンダリ構成 (個別の nCS 信号)

図 8-24 デイジー チェーン構成

SPI インターフェイス

このセクションでは、SPI インターフェイスピンの動作について説明します

チップ セレクト (CS または nCS)

システム マイコンは、CS ピンを使用して通信を受信するためにTPS2HCS10-Q1 を選択します。CS ピンがレベルの論理 LOW 状態にある場合、シリアル入力 (SDI) ピンを介して TPS2HCS10-Q1 にコマンドまたは構成ワードを送信でき、シリアル出力 (SDO) ピンを介してマイクロコントローラがデバイス情報を取得できます。CS の立ち下がりエッジによって SDO 出力が有効化され、GLOBAL_FAULT_TYPE レジスタの内容がラッチされ、SDO から送信されます。マイコンは、レジスタに格納された情報を取得するために READ コマンドを発行できます。CS ピンの立ち上がりエッジによって、次の動作が開始されます：

1. SPI 通信エラーがなく、かつ SPI 書き込みコマンドである場合、指定されたレジスタが更新されます。
2. CS = LOWの間にこのレジスタへの読み出しコマンドが発行された場合、読み出しクリアレジスタはクリアされます。

データの破損を防ぐため、CS 信号の HIGH から LOW、および LOW から HIGH への遷移は、SCLK がローレベルの論理状態にあるときにのみ発生する必要があります。不完全な SPI ワードがデバイスに送信されていないことを確認するには、クリーンな CS 信号が必要です。このピンは内部でVDDレールにプルアップされています。

システム クロック

システム クロック (SCLK) ピンは、TPS2HCS10-Q1 の内部シフトレジスタをクロック供給します。SDI データは、SCLK信号の立ち下がりエッジで、入力シフト レジスタにラッチされます。SDO ピンは、SCLK の立ち上がりエッジでデバイス保存情報をシフト アウトします。SDO データは、マイコンが SCLK の立ち下がりエッジで読み取ることが可能です。

シフト レジスタの誤ったクロック生成は、データの有効性を確保するために回避する必要があります。また、CS が遷移するたびに、SCLK ピンがロジック Low 状態になることが不可欠です。したがって、デバイスへのアクセスがなく CS ピンがロジック HIGH 状態である限り、SCLKピンをロジック LOW 状態にプルすることを推奨します。CS ピンがロジック HIGH 状態である場合、SCLK ピンと SDI ピンのすべての信号が無視され、SDO ピンが高インピーダンス出力のままです。

シリアル データ入力 (SDI) およびシリアル データ出力 (SDO)

SDIピンは、シリアル指示データ入力に使用されます。CS が Low の場合、SCLK の立ち下がりエッジで、SDI 情報は入力シフト レジスタにラッチされます。

SDOピンは、内部シフト・レジスタからの出力です。このピンは内部でVDDレールにプルアップされています。CS ピンが high のとき、SDO ピンは高インピーダンス状態になりまです。SCLK の立ち上がりエッジが連続するごとに、マイコンは SCLK の立ち下がりエッジで次のデータ ビットを読み出すことができます。  CS が High のとき、SDO はハイインピーダンスに戻ります。

CRC エラー検出およびクロック チェック

CRC_EN ビットを High にセットすると、CRC エラー検出がイネーブルされます。各シリアル トランザクションには、CRC-4-ITU-Normal チェック シーケンス (FCS) が付加されて送信されます。4 ビットの CRC は、通常ジェネレータ多項式 X⁴+ X + 1 と、CRC 開始値 = 1111 に基づいています。CRC がイネーブルされると、TPS2HCS10-Q1 は受信した SDI プログラム / 構成データにチェック バイトが追加されることを想定します。

完全なワードをプログラムするには、デバイスに正確な情報ビット (次の表を参照) を入力する必要があります。CRC が無効な場合、IC は正確なビット数がクロックインされたときにのみレジスタ書き込みを有効にします。CRC が有効な場合、IC は正確なビット数が CRC エラーなしでクロックインされたときにのみレジスタ書き込みを有効にします。ワード長が必要な長さを超える、または満たさない場合、あるいは CRC エラーが発生した場合、GLOBAL_FAULT_TYPE レジスタ内の SPI_ERR ビットが論理“1”に設定され、受信データは無効と見なされます。SCLK が存在しない場合、SPI_ERR ビットのフラグは立てられないことに注意します。SPI_ERR は、次のチップ アクセス時に SDO で SPI メインデバイスに送り返されます。読み出し時のクリアは、レジスタが読み出されたときに SPI エラーが発生しない場合にのみ適用されることに注意してください。

SPI フレーム フォーマット

図 8-25 に示すように、デバイスは 24 ビットのフレーム幅 (CRC が使用されない場合) を使用します。SDO 出力の 16 ビット幅の「データ出力」は、常に前の SPI コマンドフレーム (読み出しまたは書き込み) を使用していることに注意してください。

図 8-25 24 ビット読み取り、CRC なし (CRC_EN = 0)

図 8-26 24 ビット書き込み、CRC なし (CRC_EN = 0)

図 8-27 32 ビット読み取り、CRC イネーブル (CRC_EN = 1)

図 8-28 32 ビット書き込み、CRC イネーブル (CRC_EN = 1)

GLOBAL_FAULT_TYPE [15:8] ビット

TPS2HCS10-Q1 デバイスは 15:8 ヘッダに GLOBAL_FAULT_TYPE [SDO] ビットを出力するため、各 SPI トランザクション中にこれらのステータスビットを連続的に読み取ることができます。GLOBAL_FAULT_TYPE [15:8] ビットは、DEV_CONFIG レジスタ内の FLT_LTCH_DIS ビットの設定に基づき、読み取りクリア ビットまたはリアルタイム ステータス ビットとして構成できます。ただし、FLT_LTCH_DIS ビットは LPM_STATUS ビットには適用されません。

FLT_LTCH_DIS = 0 の場合、故障ビットはラッチされ、ビット説明に関連するレジスタが読み出されて、故障が存在しなくなった場合にのみクリアされます。以下の 表 8-6 に、故障が解消された場合に、各故障ビットをクリアするために読み取る必要のあるレジスタを示します。これについては、レジスタ マップの各ビットの説明にも詳しく説明されています。

FLT_LTCH_DIS = 1 の場合、故障ビットはラッチされず、故障が解消されるとクリアされます。

図 8-29 に、GLOBAL_FAULT_TYPE [15:8] ビットに関するデバイスの FLT_LTCH_DIS 機能を示します。

図 8-29 FLT_LTCH_DIS の実装

SPI ウォッチドッグ機能

TPS2HCS10-Q1 デバイスには、オプションの SPI ウォッチドッグ機能があり、ホスト コントローラからの有効な SPI トランザクションと VDD 電源の喪失を監視できます。設定可能なタイムアウト期間 (WD_TO) 内に有効な SPIトランザクションが発生しなかった場合、FLT ピンがLow になり、GLOBAL_FAULT_TYPE レジスタ内の WD_ERR ビットが1に設定されます。有効な SPI トランザクションは、SPI エラーおよび CRC エラーのない SPI トランザクション (イネーブルされている場合) で構成されます。デバイスへの VDD 電源が VDD_UVLO スレッショルドを下回ると、デバイスの SPI は動作しません。VDD 電源が VDD_UVLO を下回る状態が、ウォッチドッグ時間よりも長く続くと、デバイスはウォッチドッグ エラーを発行し、WD_ERR ビットが 1 に設定され、FLT ピンが Low になります。

ウォッチドッグ機能は、DEV_CONFIG レジスタの WD_EN ビットによってイネーブルになります。以下の 表 8-7 に、構成可能な各種のウォッチドッグ タイムアウト ウィンドウ WD_TO を示します。

バージョンに応じて、ウォッチドッグの動作は異なります。TPS2HCS10A-Q1と TPS2HCS10B-Q1のウォッチドッグの動作方法については、以下のセクションを参照して ください。

SPI ウォッチドッグ動作 — TPS2HCS10A-Q1

ウォッチドッグ機能が有効 (WD_EN = 1) の場合、ウォッチドッグ タイムアウト ウィンドウ内に有効な SPI トランザクションが行われない、または VDD 電源が失われたことによってウォッチドッグ エラーが発生すると、WD_ERR が 1 となり、FLT ピンが low レベルに変化します。その後、デバイスは LIMP_HOME 状態に遷移し、チャネルの出力制御は DEV_CONFIG レジスタ内の CHx_LH_IN ビットによって設定されます。ウォッチドッグ エラーの場合、LIMPHOME_STAT ビットは 1 に設定されないことに注意します。有効な SPI トランザクションが検出されると、FLT ピンは High になり、デバイスは自動的に LIMP_HOME 状態を終了し、チャネルの出力制御は CHx_ON ビットに戻ります。GLOBAL_FAULT_TYPE レジスタの WD_ERR ビットは、SPI ウォッチドッグ タイムアウトエラーの結果として 1 にラッチされ、読み取りとエラーが解消された後でのみクリアされます。

SPI ウォッチドッグ動作 — TPS2HCS10B-Q1

ウォッチドッグ機能が有効 (WD_EN = 1) で、ウォッチドッグ エラーが発生した場合、ウォッチドッグ タイムアウト ウィンドウで有効な SPI トランザクションがない場合、または VDD 電源の喪失により WD_ERR = 1 で、FLT ピンは Low になります。ウォッチドッグ エラーの結果として出力状態は変化しません。チャネルの出力制御は引き続き DIx のみに追従します。有効な SPI トランザクションが検出されると、FLT ピンは High になります。GLOBAL_FAULT_TYPE レジスタの WD_ERR ビットは、SPI ウォッチドッグ タイムアウトエラーの結果として 1 にラッチされ、読み取りとエラーが解消された後でのみクリアされます。