JAJSRM3A November   2023  – July 2025 DAC530A2W , DAC532A3W

PRODUCTION DATA  

  1.   1
  2. 特長
  3. アプリケーション
  4. 説明
  5. ピン構成および機能
  6. 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性:電圧出力
    6. 5.6  電気的特性:電流出力
    7. 5.7  電気的特性:コンパレータ モード
    8. 5.8  電気的特性:総則
    9. 5.9  タイミング要件:I2C スタンダード モード
    10. 5.10 タイミング要件:I2C ファスト モード
    11. 5.11 タイミング要件:I2C 高速モード プラス
    12. 5.12 タイミング要件:SPI 書き込み動作
    13. 5.13 タイミング要件:SPI 読み出しおよびデイジー チェーン動作 (FSDO = 0)
    14. 5.14 タイミング要件:SPI 読み出しおよびデイジー チェーン動作 (FSDO = 1)
    15. 5.15 タイミング要件:GPIO
    16. 5.16 タイミング図
    17. 5.17 代表的特性:電圧出力
    18. 5.18 代表的特性:電流出力
    19. 5.19 代表的特性:コンパレータ
    20. 5.20 代表的特性:総則
  7. 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 デジタル/ アナログ コンバータ (DAC) アーキテクチャ
      2. 6.3.2 デジタル入力/出力
      3. 6.3.3 不揮発性メモリ (NVM)
    4. 6.4 デバイスの機能モード
      1. 6.4.1 電圧出力モード
        1. 6.4.1.1 基準電圧と DAC 伝達関数
          1. 6.4.1.1.1 内部リファレンス
          2. 6.4.1.1.2 基準電圧としての電源
      2. 6.4.2 電流出力モード
      3. 6.4.3 コンパレータ モード
        1. 6.4.3.1 プログラマブル ヒステリシス コンパレータ
        2. 6.4.3.2 プログラマブル ウィンドウ コンパレータ
      4. 6.4.4 フォルトダンプ モード
      5. 6.4.5 特定用途向けモード
        1. 6.4.5.1 電圧マージン設定とスケーリング
          1. 6.4.5.1.1 ハイ インピーダンス出力および PROTECT 入力
          2. 6.4.5.1.2 プログラマブル スルーレート制御
        2. 6.4.5.2 機能の生成
          1. 6.4.5.2.1 三角波生成
          2. 6.4.5.2.2 のこぎり波生成
          3. 6.4.5.2.3 正弦波形生成
      6. 6.4.6 デバイスのリセットと障害管理
        1. 6.4.6.1 パワーオン リセット (POR)
        2. 6.4.6.2 外部リセット
        3. 6.4.6.3 レジスタ マップ ロック
        4. 6.4.6.4 NVM 巡回冗長検査 (CRC)
          1. 6.4.6.4.1 NVM-CRC-FAIL-USER ビット
          2. 6.4.6.4.2 NVM-CRC-FAIL-INT ビット
      7. 6.4.7 汎用入出力 (GPIO) モード
    5. 6.5 プログラミング
      1. 6.5.1 SPI プログラミング モード
      2. 6.5.2 I2C プログラミング モード
        1. 6.5.2.1 F/S モードのプロトコル
        2. 6.5.2.2 I2C 更新シーケンス
          1. 6.5.2.2.1 アドレス バイト
          2. 6.5.2.2.2 コマンド バイト
        3. 6.5.2.3 I2C 読み出しシーケンス
  8. レジスタ マップ
    1. 7.1  NOP レジスタ (アドレス = 00h) [リセット = 0000h]
    2. 7.2  DAC-0-MARGIN-HIGH レジスタ (アドレス = 0Dh) [リセット = 0000h]
    3. 7.3  DAC-1-MARGIN-HIGH レジスタ (アドレス = 13h) [リセット = 0000h]
    4. 7.4  DAC-2-MARGIN-HIGH レジスタ (アドレス = 01h) [リセット = 0000h]
    5. 7.5  DAC-0-MARGIN-LOW レジスタ (アドレス = 0Eh) [リセット = 0000h]
    6. 7.6  DAC-1-MARGIN-LOW レジスタ (アドレス = 14h) [リセット = 0000h]
    7. 7.7  DAC-2-MARGIN-LOW レジスタ (アドレス = 02h) [リセット = 0000h]
    8. 7.8  DAC-0-GAIN-CONFIG レジスタ (アドレス = 0Fh) [リセット = 0000h]
    9. 7.9  DAC-1-GAIN-CMP-CONFIG レジスタ (アドレス = 15h) [リセット = 0000h]
    10. 7.10 DAC-2-GAIN-CONFIG レジスタ (アドレス = 03h) [リセット = 0000h]
    11. 7.11 DAC-1-CMP-MODE-CONFIG レジスタ (アドレス = 17h) [リセット = 0000h]
    12. 7.12 DAC-0-FUNC-CONFIG レジスタ (アドレス = 12h) [リセット = 0000h]
    13. 7.13 DAC-1-FUNC-CONFIG レジスタ (アドレス = 18h) [リセット = 0000h]
    14. 7.14 DAC-2-FUNC-CONFIG レジスタ (アドレス = 06h) [リセット = 0000h]
    15. 7.15 DAC-0-DATA レジスタ (アドレス = 1Bh) [リセット = 0000h]
    16. 7.16 DAC-1-DATA レジスタ (アドレス = 1Ch) [リセット = 0000h]
    17. 7.17 DAC-2-DATA レジスタ (アドレス = 19h) [リセット = 0000h]
    18. 7.18 COMMON-CONFIG レジスタ (アドレス = 1Fh) [リセット = 0FFFh]
    19. 7.19 COMMON-TRIGGER レジスタ (アドレス = 20h) [リセット = 0000h]
    20. 7.20 COMMON-DAC-TRIG レジスタ (アドレス = 21h) [リセット = 0000h]
    21. 7.21 GENERAL-STATUS レジスタ (アドレス = 22h) [リセット = 20h、DEVICE-ID、VERSION-ID]
    22. 7.22 CMP-STATUS レジスタ (アドレス = 23h) [リセット = 000Ch]
    23. 7.23 GPIO-CONFIG レジスタ (アドレス = 24h) [リセット = 0000h]
    24. 7.24 DEVICE-MODE-CONFIG レジスタ (アドレス = 25h) [リセット = 0000h]
    25. 7.25 INTERFACE-CONFIG レジスタ (アドレス = 26h) [リセット = 0000h]
    26. 7.26 SRAM-CONFIG レジスタ (アドレス = 2Bh) [リセット = 0000h]
    27. 7.27 SRAM-DATA レジスタ (アドレス = 2Ch) [リセット = 0000h]
    28. 7.28 BRDCAST-DATA レジスタ (アドレス = 50h) [リセット = 0000h]
  9. アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

SPI プログラミング モード

DAC53xAxW の SPI アクセス サイクルを開始するには、SYNC ピンを Low にアサートします。シリアル クロック SCLK は、連続クロックとしても、ゲート クロックとしても動作します。SDI データは、SCLK の立ち下がりエッジに同期します。DAC53xAxW の SPI フレームは 24 ビット長です。そのため、SYNC ピンは、少なくとも 24 の SCLK の立ち下がりエッジの間、Low に維持されます。SYNC ピンが High にデアサートされると、アクセス サイクルは終了します。アクセス サイクルに最小クロック エッジよりも短い場合、通信は無視されます。デフォルトでは、SDO 機能は有効になっていません (3 線式 SPI)。3 線式 SPI モードでは、アクセス サイクルで最小クロック エッジ数を超える場合、デバイスは最初の 24 ビットのみを使用します。SYNC が High のとき、SCLK および SDI 信号がブロックされ、SDO はハイ インピーダンスになり、バスに接続されている他のデバイスからのデータの読み戻しが可能になります。

表 6-10 および 図 6-14 に、24 ビット SPI アクセス サイクルの形式を示します。SDI への最初のバイト入力は命令サイクルです。命令サイクルは、要求を読み取りコマンドまたは書き込みコマンドとして識別し、アクセスする 7 ビット アドレスを特定します。サイクルの最後の 16 ビットは、データ サイクルを形成します。

表 6-10 SPI 読み取り/書き込みアクセス サイクル
ビットフィールド説明
23R/Wアドレス指定されたレジスタに対する読み取りまたは書き込みコマンドとして通信を識別します。R/W = 0 は書き込み動作を設定します。R/W = 1 は読み取り動作を設定します
22-16A[6:0]レジスタ アドレス:読み取りまたは書き込み操作中にアクセスするレジスタを指定します
15-0DI[15:0]データ サイクル ビット。書き込みコマンドの場合、データ サイクルのビットはアドレス A[6:0] のレジスタに書き込まれる値となります。読み取りコマンドの場合、データ サイクルのビットは「無効」値となります。
DAC530A2W DAC532A3W SPI 書き込みサイクル図 6-14 SPI 書き込みサイクル

読み取り操作を行うには、まず INTERFACE-CONFIG レジスタの SDO-EN ビットを設定して SDO 機能を有効にする必要があります。この構成を 4 線式 SPI と呼びます。読み取り操作は、読み取りコマンドのアクセス サイクルを発行することで開始されます。読み取りコマンドの後、要求されたデータを取得するために、2 回目のアクセス サイクルを発行する必要があります。表 6-11 および 図 6-15 に、出力データ フォーマットを示します。データは、FSDO ビットに応じて、SCLK の立ち下がりエッジまたは立ち上がりエッジで SDO ピンにクロックアウトされます (図 5-3 も参照してください)。

表 6-11 SDO 出力アクセスサイクル
ビットフィールド説明
23R/W前回のアクセス サイクルのエコー R/W
22-16A[6:0]前回のアクセス サイクルのエコー レジスタ アドレス
15-0DI[15:0]前のアクセス サイクルで要求されたデータの読み戻し
DAC530A2W DAC532A3W SPI 読み取りサイクル図 6-15 SPI 読み取りサイクル

デイジーチェーン動作は、SDO ピンでも有効です。図 6-16 に示されているように、デイジーチェーン モードでは、複数のデバイスが「チェーン」内に接続され、1 つのデバイスの SDO ピンが次のデバイスの SDI ピンに接続されます。SPI ホストは、チェーン内の最初のデバイスの SDI ピンを駆動します。チェーン内の最後のデバイスの SDO ピンは、SPI ホストの POCI ピンに接続されます。4 線式 SPI モードでは、アクセス サイクルに 24 のクロック エッジの倍数が含まれる場合、チェーン内のデバイス最初のデバイスで最後の 24 ビットのみが使用されます。アクセス サイクルに、24 の倍数でないクロック エッジが含まれている場合、SPI パケットはデバイスによって無視されます。図 6-17 に、デイジーチェーン書き込みサイクルのパケット形式を示します。

DAC530A2W DAC532A3W SPI デイジーチェーン接続図 6-16 SPI デイジーチェーン接続
DAC530A2W DAC532A3W SPI デイジーチェーン書き込みサイクル図 6-17 SPI デイジーチェーン書き込みサイクル