JAJSRM3A November   2023  – July 2025 DAC530A2W , DAC532A3W

PRODUCTION DATA  

  1.   1
  2. 特長
  3. アプリケーション
  4. 説明
  5. ピン構成および機能
  6. 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性:電圧出力
    6. 5.6  電気的特性:電流出力
    7. 5.7  電気的特性:コンパレータ モード
    8. 5.8  電気的特性:総則
    9. 5.9  タイミング要件:I2C スタンダード モード
    10. 5.10 タイミング要件:I2C ファスト モード
    11. 5.11 タイミング要件:I2C 高速モード プラス
    12. 5.12 タイミング要件:SPI 書き込み動作
    13. 5.13 タイミング要件:SPI 読み出しおよびデイジー チェーン動作 (FSDO = 0)
    14. 5.14 タイミング要件:SPI 読み出しおよびデイジー チェーン動作 (FSDO = 1)
    15. 5.15 タイミング要件:GPIO
    16. 5.16 タイミング図
    17. 5.17 代表的特性:電圧出力
    18. 5.18 代表的特性:電流出力
    19. 5.19 代表的特性:コンパレータ
    20. 5.20 代表的特性:総則
  7. 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 デジタル/ アナログ コンバータ (DAC) アーキテクチャ
      2. 6.3.2 デジタル入力/出力
      3. 6.3.3 不揮発性メモリ (NVM)
    4. 6.4 デバイスの機能モード
      1. 6.4.1 電圧出力モード
        1. 6.4.1.1 基準電圧と DAC 伝達関数
          1. 6.4.1.1.1 内部リファレンス
          2. 6.4.1.1.2 基準電圧としての電源
      2. 6.4.2 電流出力モード
      3. 6.4.3 コンパレータ モード
        1. 6.4.3.1 プログラマブル ヒステリシス コンパレータ
        2. 6.4.3.2 プログラマブル ウィンドウ コンパレータ
      4. 6.4.4 フォルトダンプ モード
      5. 6.4.5 特定用途向けモード
        1. 6.4.5.1 電圧マージン設定とスケーリング
          1. 6.4.5.1.1 ハイ インピーダンス出力および PROTECT 入力
          2. 6.4.5.1.2 プログラマブル スルーレート制御
        2. 6.4.5.2 機能の生成
          1. 6.4.5.2.1 三角波生成
          2. 6.4.5.2.2 のこぎり波生成
          3. 6.4.5.2.3 正弦波形生成
      6. 6.4.6 デバイスのリセットと障害管理
        1. 6.4.6.1 パワーオン リセット (POR)
        2. 6.4.6.2 外部リセット
        3. 6.4.6.3 レジスタ マップ ロック
        4. 6.4.6.4 NVM 巡回冗長検査 (CRC)
          1. 6.4.6.4.1 NVM-CRC-FAIL-USER ビット
          2. 6.4.6.4.2 NVM-CRC-FAIL-INT ビット
      7. 6.4.7 汎用入出力 (GPIO) モード
    5. 6.5 プログラミング
      1. 6.5.1 SPI プログラミング モード
      2. 6.5.2 I2C プログラミング モード
        1. 6.5.2.1 F/S モードのプロトコル
        2. 6.5.2.2 I2C 更新シーケンス
          1. 6.5.2.2.1 アドレス バイト
          2. 6.5.2.2.2 コマンド バイト
        3. 6.5.2.3 I2C 読み出しシーケンス
  8. レジスタ マップ
    1. 7.1  NOP レジスタ (アドレス = 00h) [リセット = 0000h]
    2. 7.2  DAC-0-MARGIN-HIGH レジスタ (アドレス = 0Dh) [リセット = 0000h]
    3. 7.3  DAC-1-MARGIN-HIGH レジスタ (アドレス = 13h) [リセット = 0000h]
    4. 7.4  DAC-2-MARGIN-HIGH レジスタ (アドレス = 01h) [リセット = 0000h]
    5. 7.5  DAC-0-MARGIN-LOW レジスタ (アドレス = 0Eh) [リセット = 0000h]
    6. 7.6  DAC-1-MARGIN-LOW レジスタ (アドレス = 14h) [リセット = 0000h]
    7. 7.7  DAC-2-MARGIN-LOW レジスタ (アドレス = 02h) [リセット = 0000h]
    8. 7.8  DAC-0-GAIN-CONFIG レジスタ (アドレス = 0Fh) [リセット = 0000h]
    9. 7.9  DAC-1-GAIN-CMP-CONFIG レジスタ (アドレス = 15h) [リセット = 0000h]
    10. 7.10 DAC-2-GAIN-CONFIG レジスタ (アドレス = 03h) [リセット = 0000h]
    11. 7.11 DAC-1-CMP-MODE-CONFIG レジスタ (アドレス = 17h) [リセット = 0000h]
    12. 7.12 DAC-0-FUNC-CONFIG レジスタ (アドレス = 12h) [リセット = 0000h]
    13. 7.13 DAC-1-FUNC-CONFIG レジスタ (アドレス = 18h) [リセット = 0000h]
    14. 7.14 DAC-2-FUNC-CONFIG レジスタ (アドレス = 06h) [リセット = 0000h]
    15. 7.15 DAC-0-DATA レジスタ (アドレス = 1Bh) [リセット = 0000h]
    16. 7.16 DAC-1-DATA レジスタ (アドレス = 1Ch) [リセット = 0000h]
    17. 7.17 DAC-2-DATA レジスタ (アドレス = 19h) [リセット = 0000h]
    18. 7.18 COMMON-CONFIG レジスタ (アドレス = 1Fh) [リセット = 0FFFh]
    19. 7.19 COMMON-TRIGGER レジスタ (アドレス = 20h) [リセット = 0000h]
    20. 7.20 COMMON-DAC-TRIG レジスタ (アドレス = 21h) [リセット = 0000h]
    21. 7.21 GENERAL-STATUS レジスタ (アドレス = 22h) [リセット = 20h、DEVICE-ID、VERSION-ID]
    22. 7.22 CMP-STATUS レジスタ (アドレス = 23h) [リセット = 000Ch]
    23. 7.23 GPIO-CONFIG レジスタ (アドレス = 24h) [リセット = 0000h]
    24. 7.24 DEVICE-MODE-CONFIG レジスタ (アドレス = 25h) [リセット = 0000h]
    25. 7.25 INTERFACE-CONFIG レジスタ (アドレス = 26h) [リセット = 0000h]
    26. 7.26 SRAM-CONFIG レジスタ (アドレス = 2Bh) [リセット = 0000h]
    27. 7.27 SRAM-DATA レジスタ (アドレス = 2Ch) [リセット = 0000h]
    28. 7.28 BRDCAST-DATA レジスタ (アドレス = 50h) [リセット = 0000h]
  9. アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

詳細な設計手順

  • フルスケール IDAC 出力範囲は 350mAです。このアプリケーションの公称 IDAC 出力は 120mA です。IDAC 出力を 120mA に設定するために必要な IDAC コードは、式 8で計算されます。
式 8. D A C _ 2 _ D A T A = 120   m A 2 3 × 0.5241 × 2 10 = 352 d
  • IDAC は内部リファレンスを使用します。IDAC 出力をイネーブルにする前に、COMMON-CONFIG レジスタの内部リファレンスをイネーブルにします。
  • IDAC チャネルの消費電力は、PVDDの電源電圧、電流出力、IDAC ピンの電圧 (VIDAC) の関数です。ヘッドルーム電圧 (VHEADROOM) は、PVDDと VIDAC の差として計算されます。VHEADROOMを最小限に抑えて、デバイスの消費電力を低減し、最小 VHEADROOM 要件も満たします。VHEADROOMが指定された電圧よりも低い場合、IDAC 出力はフルスケール電流出力をソースできません。図 8-2 に、出力電流の方向と、消費電力に影響を与える主要な電圧を示します。IDAC 出力は、出力電流に VHEADROOM 電圧を乗算した値に比例して消費電力に寄与します。
DAC530A2W DAC532A3W IDAC の消費電力図 8-2 IDAC の消費電力
  • DAC53xAxWの VOUT1 チャネルは、プログラム可能なコンパレータとして構成できます。DAC-1-GAIN-CMP-CONFIG レジスタで、次のように入力します:
    • コンパレータ モードのチャネルを有効にします、
    • コンパレータ出力を有効にします、
    • Hi-Z 入力モードおよびをディセーブルにします
    • コンパレータの基準電圧を設定します。
    このアプリケーション例では、ゲインが 1× の基準電圧として 3.3V VDD を使用します。プログラム可能なスレッショルド (VTHRESH) は、対応するチャネルの DAC-1-DATA レジスタに設定されます。式 9 は、1V スレッショルド用の DAC コードを計算します。
式 9. D A C _ D A T A = 1   V 3.3   V × 2 10 = 310 d
  • GPIO-CONFIGレジスタで、GPIO/SDOピンの機能を構成します。GPI-EN ビットは、GPIO/SDO ピンを入力として有効化します。GPI-CH-SEL フィールドは、GPI によって制御されるチャネルを選択します。GPI-CONFIG フィールドは、GPI 機能を選択します。表 6-8に、GPI-CONFIG フィールドの関数を定義します。このアプリケーションでは、GPIO/SDO ピンを使用して、IDAC 出力をマージン High またはマージン Low に設定します。DAC-2-MARGIN-HIGH レジスタと DAC-2-MARGIN-LOW レジスタの両方をゼロスケールに設定して、GPIO/SDO ピンがトグルされたときに出力をゼロにクリアします。GPIO/SDO ピンの立ち下がりエッジにより、IDAC はゼロスケールにクリアされます。GPIO/SDO ピンが再び High になると、DAC-2-DATA レジスタを使って IDAC 出力を希望する出力コードに設定します。
  • このアプリケーション回路では、コンパレータの出力を GPIO 入力に接続し、IDAC 出力のゼロスケールをクリアします。VIDACが VTHRESH を下回ると、コンパレータ出力は High になり、IDAC 出力は DAC-2-DATA レジスタ内のプログラミングされたコードに維持されます。VIDAC が VTHRESH を上回ると、コンパレータ出力が Low に設定され、IDAC 出力はゼロスケールにクリアされます。これは、コンパレータのデフォルト構成です。コンパレータの出力極性を反転するには、DAC-1-GAIN-CMP-CONFIG レジスタの CMP-1-INV-EN ビットを 1 に設定します。

カメラの自動フォーカス制御アプリケーションの疑似コードは次のとおりです:

//SYNTAX: WRITE <REGISTER NAME (Hex code)>, <MSB DATA>, <LSB DATA>
//Write DAC code for nominal IDAC output
//The 10-bit hex code for 120 mA is 0x160. With 16-bit left alignment, this becomes 0x5800
WRITE DAC-2-DATA(0x19), 0x58, 0x00
//Set VOUT1 gain setting to 1x VDD (3.3 V), enable comparator mode, enable comparator output, disable hi-z input
WRITE DAC-1-GAIN-CMP-CONFIG(0x15), 0x04, 0x0D
//For a 3.3-V output range, the 10-bit hex code for 1 V is 0x136. With 16-bit left alignment, this becomes 0x4D80
WRITE DAC-1-DATA(0x1C), 0x4D, 0x80
//Power-up output on IDAC and VDAC channels, enables internal reference 
WRITE COMMON-CONFIG(0x1F), 0x13, 0xDF 
//Configure GPI for margin high, margin low trigger for IDAC channel
WRITE GPIO-CONFIG(0x24), 0x00, 0x35 
//Save settings to NVM 
WRITE COMMON-TRIGGER(0x20), 0x00, 0x02