JAJSRM3A November   2023  – July 2025 DAC530A2W , DAC532A3W

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性：電圧出力
    6. 5.6  電気的特性：電流出力
    7. 5.7  電気的特性：コンパレータ モード
    8. 5.8  電気的特性：総則
    9. 5.9  タイミング要件：I2C スタンダード モード
    10. 5.10 タイミング要件：I2C ファスト モード
    11. 5.11 タイミング要件：I2C 高速モード プラス
    12. 5.12 タイミング要件：SPI 書き込み動作
    13. 5.13 タイミング要件：SPI 読み出しおよびデイジー チェーン動作 (FSDO = 0)
    14. 5.14 タイミング要件：SPI 読み出しおよびデイジー チェーン動作 (FSDO = 1)
    15. 5.15 タイミング要件：GPIO
    16. 5.16 タイミング図
    17. 5.17 代表的特性：電圧出力
    18. 5.18 代表的特性：電流出力
    19. 5.19 代表的特性：コンパレータ
    20. 5.20 代表的特性：総則
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 デジタル/ アナログ コンバータ (DAC) アーキテクチャ
      2. 6.3.2 デジタル入力/出力
      3. 6.3.3 不揮発性メモリ (NVM)
    4. 6.4 デバイスの機能モード
      1. 6.4.1 電圧出力モード
        1. 6.4.1.1 基準電圧と DAC 伝達関数
          1. 6.4.1.1.1 内部リファレンス
          2. 6.4.1.1.2 基準電圧としての電源
      2. 6.4.2 電流出力モード
      3. 6.4.3 コンパレータ モード
        1. 6.4.3.1 プログラマブル ヒステリシス コンパレータ
        2. 6.4.3.2 プログラマブル ウィンドウ コンパレータ
      4. 6.4.4 フォルトダンプ モード
      5. 6.4.5 特定用途向けモード
        1. 6.4.5.1 電圧マージン設定とスケーリング
          1. 6.4.5.1.1 ハイ インピーダンス出力および PROTECT 入力
          2. 6.4.5.1.2 プログラマブル スルーレート制御
        2. 6.4.5.2 機能の生成
          1. 6.4.5.2.1 三角波生成
          2. 6.4.5.2.2 のこぎり波生成
          3. 6.4.5.2.3 正弦波形生成
      6. 6.4.6 デバイスのリセットと障害管理
        1. 6.4.6.1 パワーオン リセット (POR)
        2. 6.4.6.2 外部リセット
        3. 6.4.6.3 レジスタ マップ ロック
        4. 6.4.6.4 NVM 巡回冗長検査 (CRC)
          1. 6.4.6.4.1 NVM-CRC-FAIL-USER ビット
          2. 6.4.6.4.2 NVM-CRC-FAIL-INT ビット
      7. 6.4.7 汎用入出力 (GPIO) モード
    5. 6.5 プログラミング
      1. 6.5.1 SPI プログラミング モード
      2. 6.5.2 I2C プログラミング モード
        1. 6.5.2.1 F/S モードのプロトコル
        2. 6.5.2.2 I2C 更新シーケンス
          1. 6.5.2.2.1 アドレス バイト
          2. 6.5.2.2.2 コマンド バイト
        3. 6.5.2.3 I2C 読み出しシーケンス
  8. 7 レジスタ マップ
    1. 7.1  NOP レジスタ (アドレス = 00h) [リセット = 0000h]
    2. 7.2  DAC-0-MARGIN-HIGH レジスタ (アドレス = 0Dh) [リセット = 0000h]
    3. 7.3  DAC-1-MARGIN-HIGH レジスタ (アドレス = 13h) [リセット = 0000h]
    4. 7.4  DAC-2-MARGIN-HIGH レジスタ (アドレス = 01h) [リセット = 0000h]
    5. 7.5  DAC-0-MARGIN-LOW レジスタ (アドレス = 0Eh) [リセット = 0000h]
    6. 7.6  DAC-1-MARGIN-LOW レジスタ (アドレス = 14h) [リセット = 0000h]
    7. 7.7  DAC-2-MARGIN-LOW レジスタ (アドレス = 02h) [リセット = 0000h]
    8. 7.8  DAC-0-GAIN-CONFIG レジスタ (アドレス = 0Fh) [リセット = 0000h]
    9. 7.9  DAC-1-GAIN-CMP-CONFIG レジスタ (アドレス = 15h) [リセット = 0000h]
    10. 7.10 DAC-2-GAIN-CONFIG レジスタ (アドレス = 03h) [リセット = 0000h]
    11. 7.11 DAC-1-CMP-MODE-CONFIG レジスタ (アドレス = 17h) [リセット = 0000h]
    12. 7.12 DAC-0-FUNC-CONFIG レジスタ (アドレス = 12h) [リセット = 0000h]
    13. 7.13 DAC-1-FUNC-CONFIG レジスタ (アドレス = 18h) [リセット = 0000h]
    14. 7.14 DAC-2-FUNC-CONFIG レジスタ (アドレス = 06h) [リセット = 0000h]
    15. 7.15 DAC-0-DATA レジスタ (アドレス = 1Bh) [リセット = 0000h]
    16. 7.16 DAC-1-DATA レジスタ (アドレス = 1Ch) [リセット = 0000h]
    17. 7.17 DAC-2-DATA レジスタ (アドレス = 19h) [リセット = 0000h]
    18. 7.18 COMMON-CONFIG レジスタ (アドレス = 1Fh) [リセット = 0FFFh]
    19. 7.19 COMMON-TRIGGER レジスタ (アドレス = 20h) [リセット = 0000h]
    20. 7.20 COMMON-DAC-TRIG レジスタ (アドレス = 21h) [リセット = 0000h]
    21. 7.21 GENERAL-STATUS レジスタ (アドレス = 22h) [リセット = 20h、DEVICE-ID、VERSION-ID]
    22. 7.22 CMP-STATUS レジスタ (アドレス = 23h) [リセット = 000Ch]
    23. 7.23 GPIO-CONFIG レジスタ (アドレス = 24h) [リセット = 0000h]
    24. 7.24 DEVICE-MODE-CONFIG レジスタ (アドレス = 25h) [リセット = 0000h]
    25. 7.25 INTERFACE-CONFIG レジスタ (アドレス = 26h) [リセット = 0000h]
    26. 7.26 SRAM-CONFIG レジスタ (アドレス = 2Bh) [リセット = 0000h]
    27. 7.27 SRAM-DATA レジスタ (アドレス = 2Ch) [リセット = 0000h]
    28. 7.28 BRDCAST-DATA レジスタ (アドレス = 50h) [リセット = 0000h]
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

7 レジスタ マップ

表 7-1 レジスタ マップ：チャネル固有のレジスタ
レジスタ(1)(2) 最上位データ バイト (MSDB) 最下位データ バイト (LSDB)
BIT15 BIT14 BIT13 BIT12 BIT11 BIT10 BIT9 BIT8 BIT7 BIT6 BIT5 BIT4 BIT3 BIT2 BIT1 BIT0
NOP NOP
DAC-0-MARGIN-HIGH DAC-0-MARGIN-HIGH X
DAC-1-MARGIN-HIGH DAC-1-MARGIN-HIGH X
DAC-2-MARGIN-HIGH DAC-2-MARGIN-HIGH X
DAC-0-MARGIN-LOW DAC-0-MARGIN-LOW X
DAC-1-MARGIN-LOW DAC-1-MARGIN-LOW X
DAC-2-MARGIN-LOW DAC-2-MARGIN-LOW X
DAC-0-GAIN-CONFIG X REF-GAIN X
DAC-1-GAIN-CMP-CONFIG X REF-GAIN X CMP-1-OD-EN CMP-1-OUT-EN CMP-1-HIZ-IN-DIS CMP-1-INV-EN CMP-1-EN
DAC-2-GAIN-CONFIG X IOUT-GAIN X
DAC-1-CMP-MODE-CONFIG X CMP-1-MODE X
DAC-0-FUNC-CONFIG CLR-SEL-0 SYNC-CONFIG-0 BRD-CONFIG-0 FUNC-GEN-CONFIG-BLOCK-0
DAC-1-FUNC-CONFIG CLR-SEL-1 SYNC-CONFIG-1 BRD-CONFIG-1 FUNC-GEN-CONFIG-BLOCK-1
DAC-2-FUNC-CONFIG CLR-SEL-2 SYNC-CONFIG-2 BRD-CONFIG-2 FUNC-GEN-CONFIG-BLOCK-1
DAC-0-DATA DAC-0-DATA X
DAC-1-DATA DAC-1-DATA X
DAC-2-DATA DAC-2-DATA X
表 7-2 レジスタ マップ：共通レジスタ
レジスタ(1)(2) 最上位データ バイト (MSDB) 最下位データ バイト (LSDB)
BIT15 BIT14 BIT13 BIT12 BIT11 BIT10 BIT9 BIT8 BIT7 BIT6 BIT5 BIT4 BIT3 BIT2 BIT1 BIT0
COMMON-CONFIG WIN-LATCH-EN DEV-LOCK EE-READ-ADDR EN-INT-REF DAC-PDN-1 予約済み DAC-PDN-0 予約済み DAC-PDN-2 予約済み
COMMON-TRIGGER DEV-UNLOCK リセット LDAC CLR X FAULT-DUMP PROTECT READ-ONE-TRIG NVM-PROG NVM-RELOAD
COMMON-DAC-TRIG X TRIG-MAR-LO-2 TRIG-MAR-HI-2 START-FUNC-2 X TRIG-MAR-LO-0 TRIG-MAR-HI-0 START-FUNC-0 RESET-CMP-FLAG-1 TRIG-MAR-LO-1 TRIG-MAR-HI-1 START-FUNC-1
GENERAL-STATUS NVM-CRC-FAIL-INT NVM-CRC-FAIL-USER X DAC-BUSY-1 DAC-BUSY-0 X DAC-BUSY-2 NVM-BUSY DEVICE-ID VERSION-ID
CMP-STATUS X PROTECT-FLAG WIN-CMP-1 X CMP-FLAG-1 X
GPIO-CONFIG GF-EN X GPO-EN GPO-CONFIG GPI-CH-SEL GPI-CONFIG GPI-EN
DEVICE-MODE-CONFIG 予約済み PROTECT-CONFIG 予約済み X
INTERFACE-CONFIG X TIMEOUT-EN X 予約済み X FSDO-EN X SDO-EN
SRAM-CONFIG X SRAM-ADDR
SRAM-DATA SRAM-DATA
BRDCAST-DATA BRDCAST-DATA X
(1) 灰色で強調表示されているセルは、NVM に保存されているレジスタ ビットまたはフィールドを示しています。
(2) X = 未使用。
表 7-3 レジスタ名
I2C/SPI アドレス レジスタ名 セクション
00h NOP セクション 7.1
01h DAC-2-MARGIN-HIGH セクション 7.4
02h DAC-2-MARGIN-LOW セクション 7.7
03h DAC-2-GAIN-CONFIG セクション 7.10
06h DAC-2-FUNC-CONFIG セクション 7.14
0Dh DAC-0-MARGIN-HIGH セクション 7.2
0Eh DAC-0-MARGIN-LOW セクション 7.6
0Fh DAC-0-GAIN-CONFIG セクション 7.8
12h DAC-0-FUNC-CONFIG セクション 7.12
13h DAC-1-MARGIN-HIGH セクション 7.3
14h DAC-1-MARGIN-LOW セクション 7.6
15h DAC-1-GAIN-CMP-CONFIG セクション 7.9
17h DAC-1-CMP-MODE-CONFIG セクション 7.11
18h DAC-1-FUNC-CONFIG セクション 7.13
19h DAC-2-DATA セクション 7.17
1Bh DAC-0-DATA セクション 7.15
1Ch DAC-1-DATA セクション 7.16
1Fh COMMON-CONFIG セクション 7.18
20h COMMON-TRIGGER セクション 7.19
21h COMMON-DAC-TRIG セクション 7.20
22h GENERAL-STATUS セクション 7.21
23h CMP-STATUS セクション 7.22
24h GPIO-CONFIG セクション 7.23
25h DEVICE-MODE-CONFIG セクション 7.24
26h INTERFACE-CONFIG セクション 7.25
2Bh SRAM-CONFIG セクション 7.26
2Ch SRAM-DATA セクション 7.27
50h BRDCAST-DATA セクション 7.28
表 7-4 アクセス タイプ コード
アクセス タイプ コード 説明
X X 未使用
読み取りタイプ
R R 読み出し
書き込みタイプ
W W 書き込み
リセットまたはデフォルト値
-n リセット後の値またはデフォルト値