JAJSRM3A November   2023  – July 2025 DAC530A2W , DAC532A3W

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性：電圧出力
    6. 5.6  電気的特性：電流出力
    7. 5.7  電気的特性：コンパレータ モード
    8. 5.8  電気的特性：総則
    9. 5.9  タイミング要件：I2C スタンダード モード
    10. 5.10 タイミング要件：I2C ファスト モード
    11. 5.11 タイミング要件：I2C 高速モード プラス
    12. 5.12 タイミング要件：SPI 書き込み動作
    13. 5.13 タイミング要件：SPI 読み出しおよびデイジー チェーン動作 (FSDO = 0)
    14. 5.14 タイミング要件：SPI 読み出しおよびデイジー チェーン動作 (FSDO = 1)
    15. 5.15 タイミング要件：GPIO
    16. 5.16 タイミング図
    17. 5.17 代表的特性：電圧出力
    18. 5.18 代表的特性：電流出力
    19. 5.19 代表的特性：コンパレータ
    20. 5.20 代表的特性：総則
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 デジタル/ アナログ コンバータ (DAC) アーキテクチャ
      2. 6.3.2 デジタル入力/出力
      3. 6.3.3 不揮発性メモリ (NVM)
    4. 6.4 デバイスの機能モード
      1. 6.4.1 電圧出力モード
        1. 6.4.1.1 基準電圧と DAC 伝達関数
          1. 6.4.1.1.1 内部リファレンス
          2. 6.4.1.1.2 基準電圧としての電源
      2. 6.4.2 電流出力モード
      3. 6.4.3 コンパレータ モード
        1. 6.4.3.1 プログラマブル ヒステリシス コンパレータ
        2. 6.4.3.2 プログラマブル ウィンドウ コンパレータ
      4. 6.4.4 フォルトダンプ モード
      5. 6.4.5 特定用途向けモード
        1. 6.4.5.1 電圧マージン設定とスケーリング
          1. 6.4.5.1.1 ハイ インピーダンス出力および PROTECT 入力
          2. 6.4.5.1.2 プログラマブル スルーレート制御
        2. 6.4.5.2 機能の生成
          1. 6.4.5.2.1 三角波生成
          2. 6.4.5.2.2 のこぎり波生成
          3. 6.4.5.2.3 正弦波形生成
      6. 6.4.6 デバイスのリセットと障害管理
        1. 6.4.6.1 パワーオン リセット (POR)
        2. 6.4.6.2 外部リセット
        3. 6.4.6.3 レジスタ マップ ロック
        4. 6.4.6.4 NVM 巡回冗長検査 (CRC)
          1. 6.4.6.4.1 NVM-CRC-FAIL-USER ビット
          2. 6.4.6.4.2 NVM-CRC-FAIL-INT ビット
      7. 6.4.7 汎用入出力 (GPIO) モード
    5. 6.5 プログラミング
      1. 6.5.1 SPI プログラミング モード
      2. 6.5.2 I2C プログラミング モード
        1. 6.5.2.1 F/S モードのプロトコル
        2. 6.5.2.2 I2C 更新シーケンス
          1. 6.5.2.2.1 アドレス バイト
          2. 6.5.2.2.2 コマンド バイト
        3. 6.5.2.3 I2C 読み出しシーケンス
  8. 7 レジスタ マップ
    1. 7.1  NOP レジスタ (アドレス = 00h) [リセット = 0000h]
    2. 7.2  DAC-0-MARGIN-HIGH レジスタ (アドレス = 0Dh) [リセット = 0000h]
    3. 7.3  DAC-1-MARGIN-HIGH レジスタ (アドレス = 13h) [リセット = 0000h]
    4. 7.4  DAC-2-MARGIN-HIGH レジスタ (アドレス = 01h) [リセット = 0000h]
    5. 7.5  DAC-0-MARGIN-LOW レジスタ (アドレス = 0Eh) [リセット = 0000h]
    6. 7.6  DAC-1-MARGIN-LOW レジスタ (アドレス = 14h) [リセット = 0000h]
    7. 7.7  DAC-2-MARGIN-LOW レジスタ (アドレス = 02h) [リセット = 0000h]
    8. 7.8  DAC-0-GAIN-CONFIG レジスタ (アドレス = 0Fh) [リセット = 0000h]
    9. 7.9  DAC-1-GAIN-CMP-CONFIG レジスタ (アドレス = 15h) [リセット = 0000h]
    10. 7.10 DAC-2-GAIN-CONFIG レジスタ (アドレス = 03h) [リセット = 0000h]
    11. 7.11 DAC-1-CMP-MODE-CONFIG レジスタ (アドレス = 17h) [リセット = 0000h]
    12. 7.12 DAC-0-FUNC-CONFIG レジスタ (アドレス = 12h) [リセット = 0000h]
    13. 7.13 DAC-1-FUNC-CONFIG レジスタ (アドレス = 18h) [リセット = 0000h]
    14. 7.14 DAC-2-FUNC-CONFIG レジスタ (アドレス = 06h) [リセット = 0000h]
    15. 7.15 DAC-0-DATA レジスタ (アドレス = 1Bh) [リセット = 0000h]
    16. 7.16 DAC-1-DATA レジスタ (アドレス = 1Ch) [リセット = 0000h]
    17. 7.17 DAC-2-DATA レジスタ (アドレス = 19h) [リセット = 0000h]
    18. 7.18 COMMON-CONFIG レジスタ (アドレス = 1Fh) [リセット = 0FFFh]
    19. 7.19 COMMON-TRIGGER レジスタ (アドレス = 20h) [リセット = 0000h]
    20. 7.20 COMMON-DAC-TRIG レジスタ (アドレス = 21h) [リセット = 0000h]
    21. 7.21 GENERAL-STATUS レジスタ (アドレス = 22h) [リセット = 20h、DEVICE-ID、VERSION-ID]
    22. 7.22 CMP-STATUS レジスタ (アドレス = 23h) [リセット = 000Ch]
    23. 7.23 GPIO-CONFIG レジスタ (アドレス = 24h) [リセット = 0000h]
    24. 7.24 DEVICE-MODE-CONFIG レジスタ (アドレス = 25h) [リセット = 0000h]
    25. 7.25 INTERFACE-CONFIG レジスタ (アドレス = 26h) [リセット = 0000h]
    26. 7.26 SRAM-CONFIG レジスタ (アドレス = 2Bh) [リセット = 0000h]
    27. 7.27 SRAM-DATA レジスタ (アドレス = 2Ch) [リセット = 0000h]
    28. 7.28 BRDCAST-DATA レジスタ (アドレス = 50h) [リセット = 0000h]
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

7.14 DAC-2-FUNC-CONFIG レジスタ (アドレス = 06h) [リセット = 0000h]

図 7-14 DAC-2-FUNC-CONFIG レジスタ
1514131211109876543210
CLR-SEL-2SYNC-CONFIG-2BRD-CONFIG-2FUNC-GEN-CONFIG-BLOCK-2
R/W-0hR/W-0hR/W-0hR/W-000h
表 7-22 DAC-2-FUNC-CONFIG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15CLR-SEL-2R/W0h0：DAC チャネル 2 をゼロスケールにクリアします。
1：DAC チャネル 2 をミッドスケールにクリアします。
14SYNC-CONFIG-2R/W0h0：書き込みコマンドの直後に、DAC チャネル 2 の出力が更新されます。
1：DAC チャネル 2 出力は、LDAC ピンの立ち下がりエッジ、または COMMON-TRIGGER レジスタの LDAC ビットが 1 に設定されたときに更新されます。
13BRD-CONFIG-2R/W0h0：ブロードキャスト コマンドを使って DAC チャネル 2 を更新しないでください。
1：ブロードキャスト コマンドで DAC チャネル 2 を更新。
表 7-23 リニア スルー モード：FUNC-GEN-CONFIG-BLOCK-2 のフィールド説明
ビットフィールドタイプリセット説明
12-11PHASE-SEL-2R/W0h00：0°
01：120°
10：240°
11：90°
10-8FUNC-CONFIG-2R/W0h000：三角波
001：のこぎり波
010：逆のこぎり波
100：正弦波
111：機能生成を無効化します
その他：無効
7LOG-SLEW-EN-2R/W0h0：リニア スルーを有効化します
6-4CODE-STEP-2R/W0hリニア スルー モードの CODE-STEP：
000：1-LSB
001：2-LSB
010：3-LSB
011：4-LSB
100：6-LSB
101：8-LSB
110：16-LSB
111：32-LSB
3-0SLEW-RATE-2R/W0hリニア スルー モードの SLEW-RATE：
0000：margin-high および margin-low ではスルーなし。波形生成で無効。
0001：4µs/ステップ
0010：8µs/ステップ
0011：12µs/ステップ
0100：18µs/ステップ
0101：27.04µs/ステップ
0110：40.48µs/ステップ
0111：60.72µs/ステップ
1000：91.12µs/ステップ
1001：136.72µs/ステップ
1010：239.2µs/ステップ
1011：418.64µs/ステップ
1100：732.56µs/ステップ
1101：1282µs/ステップ
1110：2563.96µs/ステップ
1111：5127.92µs/ステップ
表 7-24 対数スルー モード：FUNC-GEN-CONFIG-BLOCK-2 のフィールド説明
ビットフィールドタイプリセット説明
12-11PHASE-SEL-2R/W0h00：0°
01：120°
10：240°
11：90°
10-8FUNC-CONFIG-2R/W0h000：三角波
001：のこぎり波
010：逆のこぎり波
100：正弦波
111：機能生成を無効化します
その他：無効
7LOG-SLEW-EN-2R/W0h1：対数スルーを有効化します。
対数スルー モードでは、DAC 出力が DAC-2-MARGIN-LOW コードから DAC-2-MARGIN-HIGH コードへ (またはその逆) 3.125% ステップで移行します。
正の方向に回転する場合、次のステップは現在のステップの (1 + 0.03125) 倍になります。

負の方向に回転する場合、次のステップは現在のステップの (1 - 0.03125) 倍になります。

DAC-2-MARGIN-LOW が 0 の場合、スルーはコード 1 から開始されます。
各ステップの時間間隔は、RISE-SLEW-0 と FALL-SLEW-0 によって定義されます。
6-4RISE-SLEW-2R/W0h対数スルー モード(DAC-2-MARGIN-LOW から DAC-2-MARGIN-HIGH) のスルーレート：
000：4µs/ステップ
001：12µs/ステップ
010：27.04µs/ステップ
011：60.72µs/ステップ
100：136.72µs/ステップ
101：418.64µs/ステップ
110：1282µs/ステップ
111：5127.92µs/ステップ
3-1FALL-SLEW-2R/W0h対数スルー モード(DAC-2-MARGIN-HIGH から DAC-2-MARGIN-LOW) のスルーレート：
000：4µs/ステップ
001：12µs/ステップ
010：27.04µs/ステップ
011：60.72µs/ステップ
100：136.72µs/ステップ
101：418.64µs/ステップ
110：1282µs/ステップ
111：5127.92µs/ステップ
0XX0h未使用