JAJSWI2 March   2025 UCC5350L-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格 (車載用)
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電力定格
    6. 5.6  絶縁仕様
    7. 5.7  安全関連認証
    8. 5.8  安全限界値
    9. 5.9  電気的特性
    10. 5.10 スイッチング特性
    11. 5.11 絶縁特性曲線
    12. 5.12 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1 伝搬遅延、反転、非反転型構成
      1. 6.1.1 CMTI テスト
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 電源
      2. 7.3.2 入力段
      3. 7.3.3 出力段
      4. 7.3.4 保護機能
        1. 7.3.4.1 低電圧誤動作防止 (UVLO)
        2. 7.3.4.2 アクティブ プルダウン
        3. 7.3.4.3 短絡クランプ
        4. 7.3.4.4 アクティブ ミラー クランプ
    4. 7.4 デバイスの機能モード
      1. 7.4.1 ESD 構造
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 IN+ および IN– 入力フィルタの設計
        2. 8.2.2.2 ゲート ドライバの出力抵抗
        3. 8.2.2.3 ゲート ドライバの電力損失の推定
        4. 8.2.2.4 推定接合部温度
        5. 8.2.2.5 VCC1 および VCC2 コンデンサの選択
          1. 8.2.2.5.1 VCC1 コンデンサの選択
          2. 8.2.2.5.2 VCC2 コンデンサの選択
          3. 8.2.2.5.3 出力段の負バイアスを使う応用回路
      3. 8.2.3 アプリケーション曲線
  10. 9 電源に関する推奨事項
  11. 10レイアウト
    1. 10.1 レイアウトのガイドライン
    2. 10.2 レイアウト例
    3. 10.3 PCB 材料
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 デバイス サポート
      1. 11.1.1 サード・パーティ製品に関する免責事項
    2. 11.2 ドキュメントのサポート
      1. 11.2.1 関連資料
    3. 11.3 認証
    4. 11.4 ドキュメントの更新通知を受け取る方法
    5. 11.5 サポート・リソース
    6. 11.6 商標
    7. 11.7 静電気放電に関する注意事項
    8. 11.8 用語集
  13. 12改訂履歴
  14. 13メカニカル、パッケージ、および注文情報

7.3.4.1 低電圧誤動作防止 (UVLO)

UVLO 機能は、VCC1 ピンと GND1 ピン間、および VCC2 ピンと VEE2 ピン間にある VCC1 および VCC2 電源の両方に実装されており、IGBT と MOSFET での駆動不足状態を防止します。デバイス起動時に VCC が VIT+ (UVLO) を下回っている場合や、起動後に VIT–(UVLO) を下回った場合、電圧源の UVLO 機能は、入力ピン (IN+ および IN–) にかかわりなく、影響を受ける出力を Low に保持します (表 7-2 を参照)。VCC UVLO 保護機能はヒステリシス機能 (Vhys(UVLO)) を備えています。このヒステリシスは、電源がグランド ノイズを生成したときのチャタリングを防止します。これにより、デバイスがスイッチングを開始し、動作電流消費が急激に増加したときに発生するバイアス電圧の小さな降下を許容できます。UVLO 機能を図 7-5 に示します。

表 7-2 UCC5350L-Q1 VCC1 UVLO ロジック
条件入力出力
IN+IN-OUT
デバイス起動時、VCC1 – GND1 < VIT+(UVLO1)HLL
LHL
HHL
LLL
デバイス起動後、VCC1 – GND1 < VIT– (UVLO1)HLL
LHL
HHL
LLL
表 7-3 UCC5350L -Q1 VCC2 UVLOロジック
条件 入力 出力
IN+ IN- OUT
デバイス起動時、VCC2 – VEE2 < VIT+(UVLO2) H L L
L H L
H H L
L L L
デバイス起動後、VCC2 – VEE2 < VIT–(UVLO2) H L L
L H L
H H L
L L L

VCC1 または VCC2 が UVLO1 または UVLO2 スレッショルドを下回る場合、電源電圧が VIT+ (UVLO) または VIT+ (UVLO2) を再度上回ると、出力で遅延 tUVLO1_rec または tUVLO2_rec が発生します。この遅延を図 7-5 に示します。

UCC5350L-Q1 UVLO 機能図 7-5 UVLO 機能