JAJSXH7B September 2013 – November 2025 ADS5474-SP
PRODUCTION DATA
6.1.2 クロック入力
差動クロック信号またはシングルエンドクロック入力を使用して ADS5474 のクロック入力を駆動します。ADS5474 の特性評価は一般に、3VPP の差動クロックで行われますが、ADC は約 0.5VPP の差動クロック振幅で良好に動作します。アナログ入力周波数が高くなるにつれて、クロックの振幅は性能の要素になります。ジッタが大きな問題とならない可能性のある低入力周波数のアプリケーションでは、シングルエンド クロックを使用すると、性能の大幅なトレードオフを伴わずにコストと基板面積を削減できます。この構成でクロック供給される場合、図 6-6 に示すように、TI は CLK を 0.01μF コンデンサを使用してグランドに接続することを推奨します。一方、CLK は 0.01μF コンデンサでクロックソースに AC 結合されます。
図 6-5 クロック入力回路
図 6-6 シングルエンド クロックジッタに敏感なアプリケーションでは、システム レベルで差動クロックを使用する利点があります。差動クロックは、プリント基板 (PCB) レベルでの同相ノイズ除去を可能にします。差動クロックを使用する場合、ボード レベルのクロック ジッタが最適であるため、ジッタの影響を受けやすい高周波アプリケーションにとって ADC の信号対雑音比がより優れています。
高いアナログ入力周波数または低速クロック周波数を使用する場合は、より大きなクロック振幅レベルを推奨します。正弦波クロックの場合、振幅が大きいほどクロックのスルーレートが高くなり、クロック ノイズがジッタに及ぼす影響が低減されます。アナログ入力周波数が高い場合、サンプリング プロセスはジッタの影響を受けやすくなります。クロック周波数が低速では、振幅の小さい正弦波クロックのスルーレートが低くなり、ジッタに関連する SNR が低下する可能性があります。シングル エンド クロック ソースを差動クロックに変換するための推奨方法を、図 6-7 に示します。この方法は評価ボードに搭載されている構成と似て、特性評価の多くに使用されました。詳細については、高速データ コンバータのクロック供給アナログ設計ジャーナルを参照してください。
図 6-7 差動クロッククロック入力の同相電圧は、内部の 1kΩ 抵抗を使用して内部で 2.4V に設定されます。TI は AC カップリングを使用することを推奨します。AC 結合が不可能な場合、ADS5474 はクロックの同相変動に対する優れた許容誤差を備えています。さらに、内部 ADC コアは変換プロセスにクロックの両方のエッジを使用します。50% デューティ サイクルのクロック信号が非常に優れた選択肢です。
ADS5474 は、アナログ入力周波数の 350MHz で 69.2dBFS の SNR を実現できます。350MHz で SNR を達成するには、RMS ジッタの合計が 177fs である場合、クロック ソースの RMS ジッタが 144fs 以上であることを確認します。アナログ入力周波数の関数として推奨される最大 RMS クロック ジッタの概要を 表 6-1 に示します。テーブルの作成に使用される 式 1 および 式 2 は以下の通りです。
| 入力周波数 (MHz) | SNR (dBc) 測定値 | 総ジッタ (fsec RMS) | 最大クロック ジッタ (fsec RMS) |
|---|---|---|---|
| 30 | 69.3 | 1818 | 1816 |
| 70 | 69.1 | 798 | 791 |
| 130 | 69.1 | 429 | 417 |
| 230 | 68.8 | 251 | 229 |
| 350 | 68.2 | 177 | 144 |
| 450 | 67.4 | 151 | 110 |
| 750 | 65.6 | 111 | 42 |
| 1000 | 63.7 | 104 | 14 |
式 1 および 式 2 を使用して、必要なクロック ソース ジッタを推定します。
ここで、
- jTOTAL = クロックと ADC アパーチャ ジッタの RMS 合計
- ƒIN = アナログ入力周波数
- jADC = ADC 内部アパーチャ ジッタ、データシートに記載されています
- JCLOCK = ADC へのクロック入力ピンにおけるクロックの RMS ジッタ
SNR は、クロック周波数ではなく、アナログ入力周波数に強く依存する関数です。クロック ソースのエッジのスロープは SNR にやや影響する可能性があり、これらの推定値では考慮されていません。この理由から、ADC クロック入力でのクロック ソースの振幅を最大化することを推奨しますが、必要はありません (ジッタ関連の SNR を実現するには、より高速なスロープが望ましい)。高速 ADC のクロック供給の詳細については、高速、高 IF ADC デバイス向けの CDC7005 低ジッタ クロック ソリューションの実装アプリケーション ノートを参照してください。推奨されるクロックディストリビューションチップ (CDC) は、TI CDC7005、CDCM7005-SP および CDCE72010です。
ジッタ要件に応じて、CDC と ADC との間にバンド パス フィルタ (BPF) が必要になることがあります。BPF の挿入損失により、ADC に対してクロック振幅が小さすぎる場合、またはクロック ソースの振幅が小さすぎる場合、まず CDC と BPF の間に安価なアンプを配置します。
図 6-8 は、最大振幅と最小ジッタを実現するように最適化されたクロック信号パスを備えた、TI CDCM7005-SP から LVCMOS シングル エンド クロック出力を使用するシナリオを示しています。このタイプのコンディショニングは、150MHz を超える入力周波数と組み合わせて使用するのに最適です。このセットアップのジッタは推定が困難で、クロック パスの位相ノイズを慎重に分析する必要があります。BPF (BPF に挿入損失があるため低コストのアンプ) により、CDC から供給されるジッタが不十分な場合、CDC と ADC の間のジッタが改善されます。CDCM7005-SP 出力の合計ジッタは、選択した VCXO と CDCM7005-SP の位相ノイズに大きく依存し、通常 50 ～ 100fs の RMS ジッタがあります。VCXO を備えた CDCM7005-SP からのジッタが、追加のコンディショニングを行わずに十分であるとユーザーが判断した場合、図 6-9 に示すように、差動 LVPECL 出力を使用して CDCM7005-SP から ADS5474 に直接クロックを供給できます (正確な回路図については、CDCM7005-SP 3.3V 高性能クロック シンクロナイザおよびジッタ クリーナデータシートを参照)。このシナリオは、ジッタがそれほど重要でない入力周波数の 150MHz 未満に最適です。TI は、適切なアプローチを決定する前に、必要なジッタを注意深く分析することを推奨しています。
