JAJSXK5 November   2025 LM51251A-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1  デバイス構成 (CFG ピン)
      2. 6.3.2  デバイスおよび位相のイネーブル / ディスエーブル (UVLO/EN、EN2)
      3. 6.3.3  デュアル デバイス動作
      4. 6.3.4  スイッチング周波数および同期 (SYNCIN)
      5. 6.3.5  デュアル ランダム スペクトラム拡散機能 (DRSS)
      6. 6.3.6  動作モード (バイパス、DEM、FPWM)
      7. 6.3.7  VCC レギュレータ、BIAS (BIAS ピン、VCC ピン)
      8. 6.3.8  ソフトスタート (SS ピン)
      9. 6.3.9  VOUT のプログラミング (VOUT、ATRK、DTRK)
      10. 6.3.10 保護
        1. 6.3.10.1 VOUT 過電圧保護 (OVP)
        2. 6.3.10.2 サーマル シャットダウン (TSD)
      11. 6.3.11 フォルト インジケータ (nFAULT ピン)
      12. 6.3.12 勾配補償 (CSP1、CSP2、CSN1、CSN2)
      13. 6.3.13 電流センス設定とスイッチ ピーク電流制限 (CSP1、CSP2、CSN1、CSN2)
      14. 6.3.14 入力電流制限および監視 (ILIM、IMON、DLY)
      15. 6.3.15 最大デューティ サイクルと最小の制御可能なオン時間の制限
      16. 6.3.16 信号のグリッチ除去の概要
      17. 6.3.17 MOSFET ドライバ、内蔵ブート ダイオード、ヒカップ モードの故障保護 (LOx、HOx、HBx ピン)
      18. 6.3.18 I2C 機能
        1. 6.3.18.1 レジスタ VOUT (0x0)
        2. 6.3.18.2 レジスタ構成 1 (0x1)
        3. 6.3.18.3 レジスタ構成 2 (0x2)
        4. 6.3.18.4 レジスタ構成 3 (0x3)
        5. 6.3.18.5 レジスタの動作状態 (0x4)
        6. 6.3.18.6 レジスタ ステータス バイト (0x5)
        7. 6.3.18.7 レジスタ クリア フォルト (0x6)
    4. 6.4 デバイスの機能モード
      1. 6.4.1 シャットダウン状態
    5. 6.5 プログラミング
      1. 6.5.1 I2C バス動作
  8. 7 LM51251A-Q1 のレジスタ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
      1. 8.1.1 帰還補償
      2. 8.1.2 非同期アプリケーション
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1  合計フェーズ番号の決定
        2. 8.2.2.2  デューティ サイクルの決定
        3. 8.2.2.3  タイミング抵抗 RT
        4. 8.2.2.4  インダクタの選択 LM
        5. 8.2.2.5  電流センス抵抗 Rcs
        6. 8.2.2.6  電流センス フィルタRCSFP、RCSFN、CCS
        7. 8.2.2.7  ローサイド パワー スイッチ QL
        8. 8.2.2.8  ハイサイド パワー スイッチ QL
        9. 8.2.2.9  スナバ部品
        10. 8.2.2.10 Vout プログラミング
        11. 8.2.2.11 入力電流制限 (ILIM/IMON)
        12. 8.2.2.12 UVLO ディバイダ
        13. 8.2.2.13 ソフト スタート
        14. 8.2.2.14 CFG の設定
        15. 8.2.2.15 出力コンデンサ COUT
        16. 8.2.2.16 入力コンデンサ Cin
        17. 8.2.2.17 ブートストラップ コンデンサ
        18. 8.2.2.18 VCC コンデンサ CVCC
        19. 8.2.2.19 バイアス コンデンサ
        20. 8.2.2.20 VOUT コンデンサ
        21. 8.2.2.21 ループ補償
      3. 8.2.3 アプリケーション曲線
        1. 8.2.3.1 効率
        2. 8.2.3.2 定常状態波形
        3. 8.2.3.3 ステップ負荷応答
        4. 8.2.3.4 同期動作
        5. 8.2.3.5 AC ループ応答曲線
        6. 8.2.3.6 熱性能
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

6.3.2 デバイスおよび位相のイネーブル / ディスエーブル (UVLO/EN、EN2)

シャットダウン中、UVLO/EN ピンは内部抵抗 REN によって Low になります。VUVLO/EN が VEN-RISING を上回ると、REN がディスエーブルになり、IUVLO/EN (標準値 10μA) 電流ソースがイネーブルになって UVLO 機能を提供します。デバイスが起動し、構成を読み取り、STANDBY 状態に入ります (機能状態図を参照)。I2C インターフェイスは、デバイスが STANDBY 状態に達するとアクティブになります。VUVLO/EN が VUVLO-RISING を上回ると、IUVLO/EN 電流ソースがディスエーブルになり、デバイスは開始位相 1 および 2 状態に移行し、DEM 動作中に VOUT を上昇させるソフト スタートを実行します。ヒステリシス VEN-HYS および vUVLO-HYS が実装されています。式 1と式 2に従って、外部 UVLO 抵抗分圧器 (RUVLOT と RUVLOB) を選択します。

式 1. RUVLOT= (VON-VUVLO-RISINGVUVLO-FALLING×VOFF)IUVLO-HYS
式 2. RUVLOB= VUVLO-FALLING×RUVLOTVOFF-VUVLO-FALLING

UVLO/EN ピンは、I2C プログラミングにより上書きすることができます。UVLO ビットは、START PHASE 1 および 2 状態への移行とスイッチング開始条件として、UVLO/EN ピン電圧を用いるか、UVLO が「1」に設定されているときにデバイスを START PHASE 1 および 2 状態へ移行させるを選択します。

スタートアップ時または低 VI での負荷過渡時に VI が一時的に VOFF を下回る場合に備えて、UVLO コンデンサ (UVLO) が必要です。必要な UVLO コンデンサが大きい場合、追加の直列 UVLO 抵抗 (RUVLOS) を使用することで、 IUVLO-HYS が有効化のときに UVLO ピンの電圧を急速に上昇させることができます。

2 番目の位相は VEN2 が VEN2_H を上回るとイネーブルになり、VEN2 が VEN2_L を下回るとディスエーブルになります。第 2 相は、I2C により EN2 ビットを「1」に設定することでも有効化できます。スタートアップ時または動作中の 2 位相をイネーブルまたはディスエーブルにします。2 番目の位相は位相 1 に 180°位相シフトされ、入力および出力リップルを最小限に抑えます。

UVLO/EN ピンとバイアス ピンの間の ESD ダイオードが導通しているため、UVLO/EN ピンの電圧はバイアス ピンの電圧 + 0.3V を超えることはできません (絶対最大定格を参照)。ただし、直列抵抗を使用して電流が最大 100μA に制限されている場合、UVLO/EN ピンに最大 42V (推奨動作条件) の高い電圧を印加できます。

LM51251A-Q1 機能ブロック図 UVLO と EN図 6-2 機能ブロック図 UVLO と EN
LM51251A-Q1 の 2 相動作図 6-3 の 2 相動作