Inicio Relojes y sincronización Búferes de reloj
Inicio
Relojes y sincronización
Búferes de reloj

CDC208

ACTIVO

Controlador de reloj dual de 1 a 4 de 5 V.

Haga su pedido ahora
Hoja de datos

CDC208

ACTIVO
Hoja de datos Haga su pedido ahora

Detalles del producto

Function Single-ended Output frequency (max) (MHz) 60 Number of outputs 8 Output supply voltage (V) 5 Core supply voltage (V) 5 Output skew (ps) 1000 Features Dual 1:4 fanout Operating temperature range (°C) -40 to 85 Rating Catalog Output type CMOS Input type TTL
Function Single-ended Output frequency (max) (MHz) 60 Number of outputs 8 Output supply voltage (V) 5 Core supply voltage (V) 5 Output skew (ps) 1000 Features Dual 1:4 fanout Operating temperature range (°C) -40 to 85 Rating Catalog Output type CMOS Input type TTL
SOIC (DW) 20 131.84 mm² 12.8 x 10.3 SOP (NS) 20 98.28 mm² 12.6 x 7.8
  • Low-Skew Propagation Delay Specifications for Clock-Driver Applications
  • TTL-Compatible Inputs and CMOS-Compatible Outputs
  • Flow-Through Architecture Optimizes
    PCB Layout
  • Center-Pin VCC and GND Pin Configurations Minimize High-Speed Switching Noise
  • EPICTM (Enhanced-Performance Implanted CMOS) 1-um Process
  • 500-mA Typical Latch-Up Immunity at 125°C
  • Package Options Include Plastic Small-Outline (DW)

EPIC is a trademark of Texas Instruments Incorporated.
  • Low-Skew Propagation Delay Specifications for Clock-Driver Applications
  • TTL-Compatible Inputs and CMOS-Compatible Outputs
  • Flow-Through Architecture Optimizes
    PCB Layout
  • Center-Pin VCC and GND Pin Configurations Minimize High-Speed Switching Noise
  • EPICTM (Enhanced-Performance Implanted CMOS) 1-um Process
  • 500-mA Typical Latch-Up Immunity at 125°C
  • Package Options Include Plastic Small-Outline (DW)

EPIC is a trademark of Texas Instruments Incorporated.

The CDC208 contains dual clock-driver circuits that fanout one input signal to four outputs with minimum skew for clock distribution (see Figure 2). The device also offers two output-enable (OE1\ and OE2\) inputs for each circuit that can force the outputs to be disabled to a high-impedance state or to a high- or low-logic level independent of the signal on the respective A input.

Skew parameters are specified for a reduced temperature and voltage range common to many applications.

The CDC208 is characterized for operation from -40°C to 85°C.

The CDC208 contains dual clock-driver circuits that fanout one input signal to four outputs with minimum skew for clock distribution (see Figure 2). The device also offers two output-enable (OE1\ and OE2\) inputs for each circuit that can force the outputs to be disabled to a high-impedance state or to a high- or low-logic level independent of the signal on the respective A input.

Skew parameters are specified for a reduced temperature and voltage range common to many applications.

The CDC208 is characterized for operation from -40°C to 85°C.

open-in-new Buscar otro/a Búferes de reloj
Descargar Ver vídeo con transcripción Video

Productos similares que pueden interesarle

open-in-new Comparar alternativas
Funcionalidad similar a la del dispositivo comparado
LMK1C1104 ACTIVO Búfer de 1.8 V con salida LVCMOS de 4 canales 1 to 4 LVCMOS fanout clock buffer
LMK1C1106 ACTIVO Búfer de 1.8 V con salida LVCMOS de 6 canales 1.8-V, 2.5-V, and 3.3-V LVCMOS clock buffer
LMK1C1108 ACTIVO Búfer de 1.8 V con salida LVCMOS de 8 canales 1.8-V, 2.5-V, and 3.3-V LVCMOS clock buffer

Documentación técnica

star =Principal documentación para este producto seleccionada por TI
No se encontraron resultados. Borre su búsqueda y vuelva a intentarlo.
Ver todo 2
Tipo Título Fecha
* Data sheet Dual 1-Line To 4-Line Clock Drivers With 3-State Outputs datasheet (Rev. F) 28 oct 1998
Application note Minimizing Clock Driver Output Skew Using Ganged Outputs 01 ene 1994

Diseño y desarrollo

Para conocer los términos adicionales o los recursos necesarios, haga clic en cualquier título de abajo para ver la página de detalles cuando esté disponible.

Herramienta de simulación

PSPICE-FOR-TI — PSpice® para herramienta de diseño y simulación de TI

PSpice® for TI is a design and simulation environment that helps evaluate functionality of analog circuits. This full-featured, design and simulation suite uses an analog analysis engine from Cadence®. Available at no cost, PSpice for TI includes one of the largest model libraries in the (...)
Solicitar
Paquete Pasadores Descargar
SOIC (DW) 20 Ver opciones
SOP (NS) 20 Ver opciones
Se aplican los Términos y condiciones estándar de TI para los elementos de evaluación.

Pedidos y calidad

Información incluida:
  • RoHS
  • REACH
  • Marcado del dispositivo
  • Acabado de plomo/material de la bola
  • Clasificación de nivel de sensibilidad a la humedad (MSL) / reflujo máximo
  • Estimaciones de tiempo medio entre fallas (MTBF)/fallas en el tiempo (FIT)
  • Contenido del material
  • Resumen de calificaciones
  • Monitoreo continuo de confiabilidad
Información incluida:
  • Lugar de fabricación
  • Lugar de ensamblaje

Soporte y capacitación

Foros de TI E2E™ con asistencia técnica de los ingenieros de TI

Ver todos los temas del foro en inglés

El contenido lo proporcionan “tal como está” TI y los colaboradores de la comunidad y no constituye especificaciones de TI. Consulte los términos de uso.

Si tiene preguntas sobre la calidad, el paquete o el pedido de productos de TI, consulte el soporte de TI. ​​​​​​​​​​​​​​

Videos