Inicio Lógica y traducción de voltaje Biestables, latches y registros Biestables tipo D
Inicio
Lógica y traducción de voltaje
Biestables, latches y registros
Biestables tipo D

SN74AUP1G80

ACTIVO

Biestable único de tipo D con activación de borde positivo de baja potencia

Haga su pedido ahora
Hoja de datos

SN74AUP1G80

ACTIVO
Hoja de datos Haga su pedido ahora

Detalles del producto

Number of channels 1 Technology family AUP Supply voltage (min) (V) 0.8 Supply voltage (max) (V) 3.6 Input type Standard CMOS Output type Push-Pull Clock frequency (max) (MHz) 260 IOL (max) (mA) 4 IOH (max) (mA) -4 Supply current (max) (µA) 0.9 Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Operating temperature range (°C) -40 to 85 Rating Catalog
Number of channels 1 Technology family AUP Supply voltage (min) (V) 0.8 Supply voltage (max) (V) 3.6 Input type Standard CMOS Output type Push-Pull Clock frequency (max) (MHz) 260 IOL (max) (mA) 4 IOH (max) (mA) -4 Supply current (max) (µA) 0.9 Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Operating temperature range (°C) -40 to 85 Rating Catalog
DSBGA (YFP) 6 1.4000000000000001 mm² 1 x 1.4000000000000001 SOT-23 (DBV) 5 8.12 mm² 2.9 x 2.8 SOT-SC70 (DCK) 5 4.2 mm² 2 x 2.1 USON (DRY) 6 1.45 mm² 1.45 x 1 X2SON (DPW) 5 0.64 mm² 0.8 x 0.8 X2SON (DSF) 6 1 mm² 1 x 1
  • Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II
  • ESD Performance Tested Per JESD 22
    • 2000-V Human-Body Model
      (A114-B, Class II)
    • 1000-V Charged-Device Model (C101)
  • Available in the Texas Instruments NanoStar™ Package
  • Low Static-Power Consumption
    (ICC = 0.9 µA Maximum)
  • Low Dynamic-Power Consumption
    (Cpd = 4.3 pF Typical at 3.3 V)
  • Low Input Capacitance (Ci = 1.5 pF Typical)
  • Low Noise – Overshoot and Undershoot <10% of VCC
  • Ioff Supports Partial-Power-Down Mode Operation
  • Schmitt-Trigger Action Allows Slow Input Transition and Better Switching Noise Immunity at the Input
    (Vhys = 250 mV Typical at 3.3 V)
  • Wide Operating VCC Range of 0.8 V to 3.6 V
  • Optimized for 3.3-V Operation
  • 3.6-V I/O Tolerant to Support Mixed-Mode Signal Operation
  • tpd = 4.4 ns Maximum at 3.3 V
  • Suitable for Point-to-Point Applications
  • Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II
  • ESD Performance Tested Per JESD 22
    • 2000-V Human-Body Model
      (A114-B, Class II)
    • 1000-V Charged-Device Model (C101)
  • Available in the Texas Instruments NanoStar™ Package
  • Low Static-Power Consumption
    (ICC = 0.9 µA Maximum)
  • Low Dynamic-Power Consumption
    (Cpd = 4.3 pF Typical at 3.3 V)
  • Low Input Capacitance (Ci = 1.5 pF Typical)
  • Low Noise – Overshoot and Undershoot <10% of VCC
  • Ioff Supports Partial-Power-Down Mode Operation
  • Schmitt-Trigger Action Allows Slow Input Transition and Better Switching Noise Immunity at the Input
    (Vhys = 250 mV Typical at 3.3 V)
  • Wide Operating VCC Range of 0.8 V to 3.6 V
  • Optimized for 3.3-V Operation
  • 3.6-V I/O Tolerant to Support Mixed-Mode Signal Operation
  • tpd = 4.4 ns Maximum at 3.3 V
  • Suitable for Point-to-Point Applications

The AUP family is TI’s premier solution to the industry’s low-power needs in battery-powered portable applications. This family assures a low static- and dynamic-power consumption across the entire VCC range of 0.8 V to 3.6 V, resulting in increased battery life (see AUP – The Lowest-Power Family). This product also maintains excellent signal integrity (see Excellent Signal Integrity).

This is a single positive-edge-triggered D-type flip-flop. When data at the data (D) input meets the setup time requirement, the data is transferred to the Q output on the positive-going edge of the clock pulse. Clock triggering occurs at a voltage level and is not directly related to the rise time of the clock pulse. Following the hold-time interval, data at the D input can be changed without affecting the levels at the outputs.

NanoStar™ package technology is a major breakthrough in IC packaging concepts, using the die as the package.

This device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs when the device is powered down. This inhibits current backflow into the device which prevents damage to the device.

The AUP family is TI’s premier solution to the industry’s low-power needs in battery-powered portable applications. This family assures a low static- and dynamic-power consumption across the entire VCC range of 0.8 V to 3.6 V, resulting in increased battery life (see AUP – The Lowest-Power Family). This product also maintains excellent signal integrity (see Excellent Signal Integrity).

This is a single positive-edge-triggered D-type flip-flop. When data at the data (D) input meets the setup time requirement, the data is transferred to the Q output on the positive-going edge of the clock pulse. Clock triggering occurs at a voltage level and is not directly related to the rise time of the clock pulse. Following the hold-time interval, data at the D input can be changed without affecting the levels at the outputs.

NanoStar™ package technology is a major breakthrough in IC packaging concepts, using the die as the package.

This device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs when the device is powered down. This inhibits current backflow into the device which prevents damage to the device.
filter Buscar otro/a Biestables tipo D
Descargar Ver vídeo con transcripción Video

Productos similares que pueden interesarle

open-in-new Comparar alternativas
Reemplazo con funcionalidad mejorada del dispositivo comparado
SN74LVC1G74 ACTIVO Biestable único de tipo D con activación de borde positivo con opciones de eliminación y preajuste Larger voltage range (1.65V to 5.5V), higher drive average drive strength (24mA)
Pin por pin con la misma funcionalidad que el dispositivo comparado
SN74LVC1G80 ACTIVO Biestable único de tipo D con activación de borde positivo Larger voltage range (1.65V to 5.5V), higher drive average drive strength (24mA)

Documentación técnica

star =Principal documentación para este producto seleccionada por TI
No se encontraron resultados. Borre su búsqueda y vuelva a intentarlo.
Ver todo 9
Tipo Título Fecha
* Data sheet SN74AUP1G80 Low-Power Single Positive-Edge-Triggered D-Type Flip-Flop datasheet (Rev. F) PDF | HTML 20 jul 2017
Application brief Understanding Schmitt Triggers (Rev. B) PDF | HTML 17 abr 2025
Application note Power-Up Behavior of Clocked Devices (Rev. B) PDF | HTML 15 dic 2022
Selection guide Little Logic Guide 2018 (Rev. G) 06 jul 2018
Application note Designing and Manufacturing with TI's X2SON Packages 23 ago 2017
Selection guide Logic Guide (Rev. AB) 12 jun 2017
Application note How to Select Little Logic (Rev. A) 26 jul 2016
Application note Semiconductor Packing Material Electrostatic Discharge (ESD) Protection 08 jul 2004
Selection guide Logic Guide (Rev. AC) PDF | HTML 01 jun 1994

Diseño y desarrollo

Para conocer los términos adicionales o los recursos necesarios, haga clic en cualquier título de abajo para ver la página de detalles cuando esté disponible.

Placa de evaluación

5-8-LOGIC-EVM — Módulo de evaluación de lógico genérico para encapsulados DCK, DCT, DCU, DRL y DBV,de 5- a 8-pines

EVM flexible diseñado para admitir cualquier dispositivo que tenga un encapsulado DCK, DCT, DCU, DRL o DBV y entre 5 y 8 pines.
Guía del usuario: PDF
No disponible en TI.com
Modelo de simulación

SN74AUP1G80 IBIS Model (Rev. B)

SCEM444B.ZIP (64 KB) - IBIS Model
Descargar
Diseños de referencia

TIDA-01056 — Diseño de referencia DAQ de 1 MSPS de 20 bits que optimiza la eficiencia de la fuente de alimentació

Este diseño de referencia para sistemas de adquisición de datos (DAQ) de alto rendimiento optimiza la etapa de potencia con el fin de reducir el consumo de potencia y minimizar el efecto de la EMI del regulador de conmutación mediante el uso del convertidor buck LMS3635-Q1.  Estos diseños de (...)
Design guide: PDF
Esquema: PDF
Diseños de referencia

TIDA-01054 — Diseño de referencia de potencia multicarril para eliminar los efectos EMI en sistemas DAQ de alto r

El diseño de referencia TIDA-01054 ayuda a eliminar los efectos de degradación del rendimiento de EMI en los sistemas de adquisición de datos (DAQ) de más de 16 bits con la ayuda del convertidor buck LM53635. El convertidor buck permite al diseñador colocar soluciones de potencia cerca de la ruta (...)
Design guide: PDF
Esquema: PDF
Diseños de referencia

TIDA-01055 — Diseño de referencia de optimización de búfer de referencia de tensión ADC para sistemas DAQ de alto

El diseño de referencia TIDA-01055 para sistemas de adquisición de datos de alto rendimiento optimiza el búfer de referencia del convertidor analógico a digital para mejorar el rendimiento de la relación señal-ruido y reducir el consumo de potencia con el amplificador operacional de alta velocidad (...)
Design guide: PDF
Esquema: PDF
Diseños de referencia

TIDA-01057 — Diseño de referencia que maximiza el rango dinámico de señal para entrada diferencial real de 10 Vpp

Este diseño de referencia está orientado a sistemas de adquisición de datos (DAQ) de alto rendimiento para mejorar el rango dinámico de los ADC diferenciales de 20 bits. Muchos sistemas DAQ requieren la capacidad de medición en un amplio rango de escala total (FSR) para obtener un rango dinámico (...)
Design guide: PDF
Esquema: PDF
Diseños de referencia

TIDA-01051 — Diseño de referencia que optimiza la utilización de FPGA y la producción de datos para equipos de pr

El diseño de referencia TIDA-01051 se usa para demostrar la densidad de canales optimizada, la integración, el consumo de potencia, la distribución del reloj y el rendimiento de la cadena de señales de los sistemas de adquisición de datos (DAQ) con un recuento de canales muy elevado, como los que (...)
Design guide: PDF
Esquema: PDF
Diseños de referencia

TIDA-01050 — Diseño de referencia del sistema DAQ de interfaz analógica optimizado para convertidores de datos SA

El diseño de referencia TIDA-01050 tiene como objetivo mejorar la integración, el consumo de potencia, el rendimiento y los problemas de sincronización que suelen asociarse a los equipos de prueba automáticos. Este diseño es aplicable a cualquier sistema ATE, pero es más adecuado para sistemas que (...)
Design guide: PDF
Esquema: PDF
Diseños de referencia

TIDA-01052 — Diseño de referencia de controlador ADC que mejora la THD a escala completa mediante alimentación ne

El diseño de referencia TIDA-01052 tiene como objetivo destacar las mejoras en el rendimiento de sistema que se obtienen al utilizar un carril de tensión negativa en los amplificadores de la parte frontal analógica en lugar de conectar a tierra. Este concepto es relativo a todos las partes (...)
Design guide: PDF
Esquema: PDF
Encapsulado Pines Símbolos CAD, huellas y modelos 3D
DSBGA (YFP) 6 Ultra Librarian
SOT-23 (DBV) 5 Ultra Librarian
SOT-SC70 (DCK) 5 Ultra Librarian
USON (DRY) 6 Ultra Librarian
X2SON (DPW) 5 Ultra Librarian
X2SON (DSF) 6 Ultra Librarian
Se aplican los Términos y condiciones estándar de TI para los elementos de evaluación.

Pedidos y calidad

Información incluida:
  • RoHS
  • REACH
  • Marcado del dispositivo
  • Acabado de plomo/material de la bola
  • Clasificación de nivel de sensibilidad a la humedad (MSL) / reflujo máximo
  • Estimaciones de tiempo medio entre fallas (MTBF)/fallas en el tiempo (FIT)
  • Contenido del material
  • Resumen de calificaciones
  • Monitoreo continuo de confiabilidad
Información incluida:
  • Lugar de fabricación
  • Lugar de ensamblaje

Soporte y capacitación

Foros de TI E2E™ con asistencia técnica de los ingenieros de TI

Ver todos los temas del foro en inglés

El contenido lo proporcionan “tal como está” TI y los colaboradores de la comunidad y no constituye especificaciones de TI. Consulte los términos de uso.

Si tiene preguntas sobre la calidad, el paquete o el pedido de productos de TI, consulte el soporte de TI. ​​​​​​​​​​​​​​

Videos