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SN74AUP1G80

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低消費電力、シングル、ポジティブ エッジ トリガ D タイプ フリップ フロップ

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製品詳細

Number of channels 1 Technology family AUP Supply voltage (min) (V) 0.8 Supply voltage (max) (V) 3.6 Input type Standard CMOS Output type Push-Pull Clock frequency (max) (MHz) 260 IOL (max) (mA) 4 IOH (max) (mA) -4 Supply current (max) (µA) 0.9 Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Operating temperature range (°C) -40 to 85 Rating Catalog
Number of channels 1 Technology family AUP Supply voltage (min) (V) 0.8 Supply voltage (max) (V) 3.6 Input type Standard CMOS Output type Push-Pull Clock frequency (max) (MHz) 260 IOL (max) (mA) 4 IOH (max) (mA) -4 Supply current (max) (µA) 0.9 Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Operating temperature range (°C) -40 to 85 Rating Catalog
DSBGA (YFP) 6 1.4000000000000001 mm² 1 x 1.4000000000000001 SOT-23 (DBV) 5 8.12 mm² 2.9 x 2.8 SOT-SC70 (DCK) 5 4.2 mm² 2 x 2.1 USON (DRY) 6 1.45 mm² 1.45 x 1 X2SON (DPW) 5 0.64 mm² 0.8 x 0.8 X2SON (DSF) 6 1 mm² 1 x 1
  • Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II
  • ESD Performance Tested Per JESD 22
    • 2000-V Human-Body Model
      (A114-B, Class II)
    • 1000-V Charged-Device Model (C101)
  • Available in the Texas Instruments NanoStar™ Package
  • Low Static-Power Consumption
    (ICC = 0.9 µA Maximum)
  • Low Dynamic-Power Consumption
    (Cpd = 4.3 pF Typical at 3.3 V)
  • Low Input Capacitance (Ci = 1.5 pF Typical)
  • Low Noise – Overshoot and Undershoot <10% of VCC
  • Ioff Supports Partial-Power-Down Mode Operation
  • Schmitt-Trigger Action Allows Slow Input Transition and Better Switching Noise Immunity at the Input
    (Vhys = 250 mV Typical at 3.3 V)
  • Wide Operating VCC Range of 0.8 V to 3.6 V
  • Optimized for 3.3-V Operation
  • 3.6-V I/O Tolerant to Support Mixed-Mode Signal Operation
  • tpd = 4.4 ns Maximum at 3.3 V
  • Suitable for Point-to-Point Applications
  • Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II
  • ESD Performance Tested Per JESD 22
    • 2000-V Human-Body Model
      (A114-B, Class II)
    • 1000-V Charged-Device Model (C101)
  • Available in the Texas Instruments NanoStar™ Package
  • Low Static-Power Consumption
    (ICC = 0.9 µA Maximum)
  • Low Dynamic-Power Consumption
    (Cpd = 4.3 pF Typical at 3.3 V)
  • Low Input Capacitance (Ci = 1.5 pF Typical)
  • Low Noise – Overshoot and Undershoot <10% of VCC
  • Ioff Supports Partial-Power-Down Mode Operation
  • Schmitt-Trigger Action Allows Slow Input Transition and Better Switching Noise Immunity at the Input
    (Vhys = 250 mV Typical at 3.3 V)
  • Wide Operating VCC Range of 0.8 V to 3.6 V
  • Optimized for 3.3-V Operation
  • 3.6-V I/O Tolerant to Support Mixed-Mode Signal Operation
  • tpd = 4.4 ns Maximum at 3.3 V
  • Suitable for Point-to-Point Applications

The AUP family is TI’s premier solution to the industry’s low-power needs in battery-powered portable applications. This family assures a low static- and dynamic-power consumption across the entire VCC range of 0.8 V to 3.6 V, resulting in increased battery life (see AUP – The Lowest-Power Family). This product also maintains excellent signal integrity (see Excellent Signal Integrity).

This is a single positive-edge-triggered D-type flip-flop. When data at the data (D) input meets the setup time requirement, the data is transferred to the Q output on the positive-going edge of the clock pulse. Clock triggering occurs at a voltage level and is not directly related to the rise time of the clock pulse. Following the hold-time interval, data at the D input can be changed without affecting the levels at the outputs.

NanoStar™ package technology is a major breakthrough in IC packaging concepts, using the die as the package.

This device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs when the device is powered down. This inhibits current backflow into the device which prevents damage to the device.

The AUP family is TI’s premier solution to the industry’s low-power needs in battery-powered portable applications. This family assures a low static- and dynamic-power consumption across the entire VCC range of 0.8 V to 3.6 V, resulting in increased battery life (see AUP – The Lowest-Power Family). This product also maintains excellent signal integrity (see Excellent Signal Integrity).

This is a single positive-edge-triggered D-type flip-flop. When data at the data (D) input meets the setup time requirement, the data is transferred to the Q output on the positive-going edge of the clock pulse. Clock triggering occurs at a voltage level and is not directly related to the rise time of the clock pulse. Following the hold-time interval, data at the D input can be changed without affecting the levels at the outputs.

NanoStar™ package technology is a major breakthrough in IC packaging concepts, using the die as the package.

This device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs when the device is powered down. This inhibits current backflow into the device which prevents damage to the device.
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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート SN74AUP1G80 Low-Power Single Positive-Edge-Triggered D-Type Flip-Flop データシート (Rev. F) PDF | HTML 2017年 7月 20日
セレクション・ガイド Logic Guide (Rev. AC) PDF | HTML 2025年 11月 13日
アプリケーション概要 シュミット トリガについて (Rev. B 翻訳版) PDF | HTML 英語版 (Rev.B) PDF | HTML 2025年 5月 8日
アプリケーション・ノート Power-Up Behavior of Clocked Devices (Rev. B) PDF | HTML 2022年 12月 15日
セレクション・ガイド Little Logic Guide 2018 (Rev. G) 2018年 7月 6日
アプリケーション・ノート Designing and Manufacturing with TI's X2SON Packages 2017年 8月 23日
アプリケーション・ノート How to Select Little Logic (Rev. A) 2016年 7月 26日
セレクション・ガイド ロジック・ガイド (Rev. AA 翻訳版) 最新英語版 (Rev.AC) PDF | HTML 2014年 11月 6日
アプリケーション・ノート Semiconductor Packing Material Electrostatic Discharge (ESD) Protection 2004年 7月 8日

設計および開発

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評価ボード

5-8-LOGIC-EVM — 5 ～ 8 ピンの DCK、DCT、DCU、DRL、DBV の各パッケージをサポートする汎用ロジックの評価基板 (EVM)

5 ～ 8 ピンで DCK、DCT、DCU、DRL、DBV の各パッケージを使用する多様なデバイスをサポートできる設計のフレキシブルな評価基板です。
ユーザー ガイド: PDF
TI.com で取り扱いなし
評価ボード

5-8-NL-LOGIC-EVM — 5 ～ 8 ピン の DPW、DQE、DRY、DSF、DTM、DTQ、DTT の各パッケージに対応する、ロジック IC と変換 IC 向けの汎用評価基板 (EVM)

DTT、DRY、DPW、DTM、DQE、DQM、DSF、DTQ の各パッケージに封止済みの任意のロジック デバイスまたは変換デバイスに対応する設計を採用した汎用 EVM (評価基板) です。フレキシブルな評価が可能な基板設計を採用しています。

ユーザー ガイド: PDF | HTML
TI.com で取り扱いなし
シミュレーション・モデル

SN74AUP1G80 IBIS Model (Rev. B)

SCEM444B.ZIP (64 KB) - IBIS Model
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リファレンス・デザイン

TIDA-01056 — 電源効率の最適化と EMI の最小化を実現する 20 ビット、1MSPS DAQ のリファレンス デザイン

このリファレンス デザインは高性能データ アクイジション (DAQ) システム向けで、LMS3635-Q1 降圧コンバータを使用することで、消費電力を低減し、スイッチング レギュレータが引き起こす EMI の影響を最小化するために、電力段を最適化します。  このリファレンス デザインは、LM53635 降圧コンバータと比較して、ほとんどの軽負荷電流時の効率が 7.2% 向上し、125.25dB SFDR、99dB SNR、16.1 ENOB を実現しています。
設計ガイド: PDF
回路図: PDF
リファレンス・デザイン

TIDA-01054 — 高性能 DAQ システム内のEMIの影響を除去するマルチレール電源のリファレンス デザイン

TIDA-01054 リファレンス デザインは LM53635 降圧コンバータを使用し、16 ビット超のデータ アクイジション（DAQ）システムに EMI がもたらす性能低下の影響を排除します。この降圧コンバータは、不要な EMI ノイズによる劣化を抑えながら、基板スペースを節約しつつ、電源ソリューションを信号経路の近くに配置することを可能にします。このリファレンス デザインにより、20 ビットの1MSPS 逐次比較型（SAR）ADC を使用する場合に、100.13dB のシステム SNR 性能を実現できます。これは、外部電源を使用する場合の 100.14dB という SNR (...)
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回路図: PDF
リファレンス・デザイン

TIDA-01055 — 高性能 DAQ システム用の ADC 基準電圧バッファ最適化のリファレンス デザイン

TIDA-01055 は、高性能 DAQ システムのリファレンス デザインです。TI の高速オペアンプ OPA837 の使用により ADC リファレンス バッファを最適化し、信号対雑音比特性の向上と消費電力の低減を実現します。このデバイスは複合バッファ構成で使用され、従来型のオペアンプと比較して、22% の電力改善が可能となります。多くの場合、バッファを内蔵した基準電圧ソースには、チャネル数の多いシステムで最適な性能を得るために必要な駆動力が不足しています。  このリファレンス デザインは複数の ADC を駆動可能なほか、18 ビット 2MSPS 逐次比較型（SAR）ADC (...)
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回路図: PDF
リファレンス・デザイン

TIDA-01057 — 20 ビット ADC への真の 10Vpp 差動入力に対応し、信号ダイナミック レンジを最大化するリファレンス デザイン

このリファレンス デザインは、20 ビット差動入力 ADC のダイナミック レンジを向上させる高性能データ アクイジション (DAQ) システム向けに設計されています。多くの DAQ システムには、十分な信号ダイナミック レンジを確保するために、広い FSR (フルスケール レンジ) での測定能力が必要とされます。逐次比較型 ADC 用の以前のリファレンス デザインの多くには、THS4551 FDA (完全差動アンプ) が使用されています。ただし、THS4551 は最大 5.4V の電源電圧に制限されており、5V のリファレンス電圧で逐次比較型 ADC のダイナミック (...)
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回路図: PDF
リファレンス・デザイン

TIDA-01051 — 自動試験装置向け、FPGA 使用とデータ スループットを最適化するリファレンス デザイン

TIDA-01051 リファレンス デザインは、自動試験機器（ATE）などの非常にチャネル数の多いデータ アクイジション（DAQ）システムのチャネル密度、統合、消費電力、クロック ディストリビューション、シグナル チェーン性能を最適化します。TI の DS90C383B などのシリアライザを使用して、多くの同時サンプリング ADC の出力を複数の LVDS ラインとして組み合わせることにより、ホスト FPGA が処理する必要のあるピン数を大幅に低減できます。  その結果、単一 FPGA による非常に多くの DAQ チャネル処理が可能になり、ボード配線の複雑さを大幅に軽減できます。
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リファレンス・デザイン

TIDA-01050 — 18 ビット SAR（逐次比較型）データ コンバータ向けに最適化されたアナログ フロント エンド DAQ（データ アクイジション）システムのリファレンス デザイン

TIDA-01050 リファレンス デザインは自動試験機器に付随する、統合、消費電力、性能、クロッキングの課題を改善します。このデザインは任意の ATE システムに適用できますが、多数の入力チャネルを必要とするシステムに最適です。
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リファレンス・デザイン

TIDA-01052 — 負電源を使用してフルスケールの THD を改善する ADC ドライバのリファレンスデザイン

TIDA-01052 リファレンス デザインは、アナログ フロント エンド ドライバ アンプでグランドの代わりに負の電圧レールを使用する際に見られるシステム性能の向上を実現します。このコンセプトはすべてのアナログ フロント エンドに該当しますが、ここでは特に自動試験機器を対象としています。
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パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
DSBGA (YFP) 6 Ultra Librarian
SOT-23 (DBV) 5 Ultra Librarian
SOT-SC70 (DCK) 5 Ultra Librarian
USON (DRY) 6 Ultra Librarian
X2SON (DPW) 5 Ultra Librarian
X2SON (DSF) 6 Ultra Librarian
TI の評価品に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用原材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブの拠点
  • 組み立てを実施した拠点

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

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