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CDCP1803

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프로그래머블 디바이더를 갖춘 1:3 LVPECL 클록 버퍼

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CDCP1803

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제품 상세 정보

Function Differential, Fanout Additive RMS jitter (typ) (fs) 150 Output frequency (max) (MHz) 800 Number of outputs 3 Output supply voltage (V) 3.3 Core supply voltage (V) 3.3 Output skew (ps) 15 Features Pin programmable Operating temperature range (°C) -40 to 85 Rating Catalog Output type LVPECL Input type LVPECL
Function Differential, Fanout Additive RMS jitter (typ) (fs) 150 Output frequency (max) (MHz) 800 Number of outputs 3 Output supply voltage (V) 3.3 Core supply voltage (V) 3.3 Output skew (ps) 15 Features Pin programmable Operating temperature range (°C) -40 to 85 Rating Catalog Output type LVPECL Input type LVPECL
VQFN (RGE) 24 16 mm² 4 x 4
  • Distributes One Differential Clock Input to Three LVPECL Differential Clock Outputs
  • Programmable Output Divider for Two LVPECL Outputs
  • Low-Output Skew 15 ps (Typical)
  • VCC Range 3 V–3.6 V
  • Signaling Rate Up to 800-MHz LVPECL
  • Differential Input Stage for Wide Common-Mode Range
  • Provides VBB Bias Voltage Output for Single-Ended Input Signals
  • Receiver Input Threshold ±75 mV
  • 24-Terminal QFN Package (4 mm × 4 mm)
  • Accepts Any Differential Signaling:
    LVDS, HSTL, CML, VML, SSTL-2, and
    Single-Ended: LVTTL/LVCMOS
  • Distributes One Differential Clock Input to Three LVPECL Differential Clock Outputs
  • Programmable Output Divider for Two LVPECL Outputs
  • Low-Output Skew 15 ps (Typical)
  • VCC Range 3 V–3.6 V
  • Signaling Rate Up to 800-MHz LVPECL
  • Differential Input Stage for Wide Common-Mode Range
  • Provides VBB Bias Voltage Output for Single-Ended Input Signals
  • Receiver Input Threshold ±75 mV
  • 24-Terminal QFN Package (4 mm × 4 mm)
  • Accepts Any Differential Signaling:
    LVDS, HSTL, CML, VML, SSTL-2, and
    Single-Ended: LVTTL/LVCMOS

The CDCP1803 clock driver distributes one pair of differential clock inputs to three pairs of LVPECL differential clock outputs Y[2:0] and Y[2:0] with minimum skew for clock distribution. The CDCP1803 is specifically designed for driving 50-Ω transmission lines.

The CDCP1803 has three control terminals, S0, S1, and S2, to select different output mode settings; see for details. The CDCP1803 is characterized for operation from –40°C to 85°C. For use in single-ended driver applications, the CDCP1803 also provides a VBB output terminal that can be directly connected to the unused input as a common-mode voltage reference.

The CDCP1803 clock driver distributes one pair of differential clock inputs to three pairs of LVPECL differential clock outputs Y[2:0] and Y[2:0] with minimum skew for clock distribution. The CDCP1803 is specifically designed for driving 50-Ω transmission lines.

The CDCP1803 has three control terminals, S0, S1, and S2, to select different output mode settings; see for details. The CDCP1803 is characterized for operation from –40°C to 85°C. For use in single-ended driver applications, the CDCP1803 also provides a VBB output terminal that can be directly connected to the unused input as a common-mode voltage reference.
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기술 자료

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2개 모두 보기
유형 직함 날짜
* Data sheet 1:3 LVPECL Clock Buffer with Programmable Divider, CDCP1803 datasheet (Rev. F) 2013/12/04
Application note Dual Purposes: Data Buffer, The Other Face of CDCP1803 2004/08/13

설계 및 개발

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시뮬레이션 모델

CDCP1803 IBIS Model (Rev. B)

SCAC048B.ZIP (14 KB) - IBIS Model
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시뮬레이션 툴

PSPICE-FOR-TI — TI 설계 및 시뮬레이션 툴용 PSpice®

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패키지 핀 CAD 기호, 풋프린트 및 3D 모델
VQFN (RGE) 24 Ultra Librarian
TI의 평가 항목에 대한 표준 약관이 적용됩니다.

주문 및 품질

포함된 정보:
  • RoHS
  • REACH
  • 디바이스 마킹
  • 납 마감/볼 재질
  • MSL 등급/피크 리플로우
  • MTBF/FIT 예측
  • 물질 성분
  • 인증 요약
  • 지속적인 신뢰성 모니터링
포함된 정보:
  • 팹 위치
  • 조립 위치

권장 제품에는 본 TI 제품과 관련된 매개 변수, 평가 모듈 또는 레퍼런스 디자인이 있을 수 있습니다.

지원 및 교육

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