Highspeed-Mehrkanalanwendungen erfordern rauscharme und skalierbare Taktlösungen, die eine präzise Kanal-zu-Kanal-Anpassung des Versatzes ermöglichen, um ein optimales System-SNR, SFDR und ENOB zu erreichen. Dieses Referenzdesign unterstützt die Skalierung bis zu JESD204B synchronisierte Taktgeber in Reihenschaltung. Dieses Design stellt mehrkanalige JESD204B-Taktgeber mit dem Takt-Jitter-Cleaner LMK04828 und einem Breitband-PLL LMX2594 von TI mit integrierten VCOs bereit, um einen Takt-Takt-Versatz von < 10 ps zu erreichen. Dieses Design wird mit den ADC12DJ3200-EVMs von TI bei 3 GSPS getestet, und ein Kanal-zu-Kanal-Versatz von < 50 ps wird bei verbesserter SNR-Leistung erreicht. Alle wichtigen Designtheorien werden beschrieben, um den Benutzer durch den Teileauswahlprozess und die Designoptimierung zu führen. Schließlich sind Schaltpläne, Platinenlayouts, Hardwaretests und Testergebnisse enthalten.
Eine voll bestückte Platine wurde nur für Test- und Leistungsvalidierung entwickelt. Sie wird nicht zum Verkauf angeboten.
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Überblick über Referenzdesigns und verifizierte Leistungstestdaten
Detaillierter Überblick über das Design-Layout zur Bestimmung der Position der Komponenten
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Vollständige Liste mit Designkomponenten, Referenz-Bezeichnern und Hersteller-/Teilenummern
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Dateien für 3D-Modelle oder 2D-Zeichnungen von IC-Komponenten
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Designdatei mit Informationen zur physikalischen Platinenschicht der Design-Platine
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Leiterplattenschicht-Plotdatei zur Erstellung des Design-Layouts der Leiterplatte
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Detailliertes Schaltplandiagramm für Design-Layout und Komponenten
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Enthält TI-Produkte in der Entwicklung und mögliche Alternativen.
| Typ | Titel | Neueste englische Version herunterladen | Datum | ||
|---|---|---|---|---|---|
| * | Designleitfaden | High-Channel-Count JESD204B Daisy-Chain Clock Reference Design for RADAR and 5G | 28.11.2017 | ||
| Technischer Artikel | Step-by-step considerations for designing wide-bandwidth multichannel systems | PDF | HTML | 04.06.2019 |
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