JAJSQN0 june   2023 CDCE6214Q1TM

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 改訂履歴
  6. 5 概要 (続き)
  7. 6 デバイスの比較
  8. 7 ピン構成および機能
  9. 8 仕様
    1. 8.1  絶対最大定格
    2. 8.2  ESD 定格
    3. 8.3  推奨動作条件
    4. 8.4  熱に関する情報
    5. 8.5  EEPROM の特性
    6. 8.6  リファレンス入力、シングルエンド特性
    7. 8.7  リファレンス入力、差動特性
    8. 8.8  リファレンス入力、水晶振動子モードの特性
    9. 8.9  汎用入力特性
    10. 8.10 トリプル・レベル入力特性
    11. 8.11 ロジック出力特性
    12. 8.12 フェーズ・ロック・ループ特性
    13. 8.13 閉ループ出力ジッタの特性
    14. 8.14 入力および出力絶縁
    15. 8.15 バッファ・モードの特性
    16. 8.16 PCIe スペクトラム拡散ジェネレータ
    17. 8.17 LVCMOS 出力特性
    18. 8.18 LP-HCSL 出力特性
    19. 8.19 LVDS 出力特性
    20. 8.20 出力同期特性
    21. 8.21 パワーオン・リセット特性
    22. 8.22 I2C 互換シリアル・インターフェイスの特性
    23. 8.23 タイミング要件、I2C 互換シリアル・インターフェイス
    24. 8.24 電源特性
    25. 8.25 代表的特性
  10. 9 パラメータ測定情報
    1. 9.1 リファレンス入力
    2. 9.2 出力
    3. 9.3 シリアル・インターフェイス
    4. 9.4 PSNR テスト
    5. 9.5 クロックのインターフェイスと終端
      1. 9.5.1 リファレンス入力
      2. 9.5.2 出力
  11. 10詳細説明
    1. 10.1 概要
    2. 10.2 機能ブロック図
    3. 10.3 機能説明
      1. 10.3.1 リファレンス・ブロック
        1. 10.3.1.1 ゼロ遅延モード、内部パスおよび外部パス
      2. 10.3.2 フェーズ・ロック・ループ (PLL)
        1. 10.3.2.1 PLL 構成および分周器の設定
        2. 10.3.2.2 スペクトラム拡散クロック
        3. 10.3.2.3 デジタル制御発振器と周波数インクリメントまたはデクリメント - シリアル・インターフェイス・モードと GPIO モード
      3. 10.3.3 クロック分配
        1. 10.3.3.1 グリッチレス動作
        2. 10.3.3.2 分周器の同期
        3. 10.3.3.3 グローバルおよび個別の出力イネーブル
      4. 10.3.4 電源とパワー・マネージメント
      5. 10.3.5 コントロールピン
    4. 10.4 デバイスの機能モード
      1. 10.4.1 動作モード
        1. 10.4.1.1 フォールバック・モード
        2. 10.4.1.2 ピン・モード
        3. 10.4.1.3 シリアル・インターフェイス・モード
    5. 10.5 プログラミング
      1. 10.5.1 I2C シリアル・インターフェイス
      2. 10.5.2 EEPROM
        1. 10.5.2.1 EEPROM - 巡回冗長検査
        2. 10.5.2.2 推奨プログラミング手順
        3. 10.5.2.3 EEPROM アクセス
          1. 10.5.2.3.1 レジスタのコミット・フロー
          2. 10.5.2.3.2 ダイレクト・アクセス・フロー
        4. 10.5.2.4 レジスタ・ビットから EEPROM へのマッピング
  12. 11アプリケーションと実装
    1. 11.1 アプリケーション情報
    2. 11.2 代表的なアプリケーション
      1. 11.2.1 設計要件
      2. 11.2.2 詳細な設計手順
      3. 11.2.3 アプリケーション曲線
    3. 11.3 電源に関する推奨事項
      1. 11.3.1 パワーアップ・シーケンス
      2. 11.3.2 デカップリング
    4. 11.4 レイアウト
      1. 11.4.1 レイアウトのガイドライン
      2. 11.4.2 レイアウト例
  13. 12デバイスおよびドキュメントのサポート
    1. 12.1 デバイスのサポート
      1. 12.1.1 開発サポート
      2. 12.1.2 デバイス命名規則
    2. 12.2 ドキュメントの更新通知を受け取る方法
    3. 12.3 サポート・リソース
    4. 12.4 商標
    5. 12.5 静電気放電に関する注意事項
    6. 12.6 用語集
  14. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

10.3.2 フェーズ・ロック・ループ (PLL)

CDCE6214Q1TM は、完全に統合されたフェーズ・ロック・ループ (PLL) 回路を備えています。位相周波数検出器で、リファレンス位相と内部フィードバック位相の間の誤差が比較されます。比較結果は、内蔵ループ・フィルタに接続されているチャージ・ポンプに供給されます。ループ・フィルタから生成される制御電圧によって、内蔵の電圧制御発振器 (VCO) が調整されます。VCO の周波数は、帰還分周器 (N カウンタ) を経由して PFD に返されます。

  • 整数およびフラクショナル N PLL 動作モード。
  • 分数モードでの 1 次、2 次、または 3 次の MASH 動作。
  • 24 ビットの分子と分母を使用して、0ppb の周波数精度で分数周波数を生成できます。
  • PFD は 1MHz～100MHz で動作します。
  • ライブ・ロック検出器 (R7[0] または GPIO の PLL_LOCK) は、PLL ロック・ステータスを提供します (分数モードで SSC がイネーブルの場合、ロック検出ウィンドウを拡大する必要があります。R50[10:8] = 7h)。さらに、スティッキー・ビット・ロック検出 (R7[1]) により、ロックの一時的損失があったかどうかが検出されます。
  • 選択可能なフィルタ・コンポーネントを内蔵しています。
  • 25MHz の PFD 周波数では、100kHz～1.6MHz の PFD 帯域幅を実現して、リファレンス入力への PLL を最適化できます。
  • 電圧制御発振器 (VCO) の範囲は 2335MHz～2615MHz です。
  • 0.25% および 0.5% のセンターおよびダウン・スプレッド・スペクトラム・クロック (SSC) をサポートしています。さらに、VCO は PCIe クロック用に 100MHz で最大 0.5% の SSC 基準電圧もサポートしています。

表 10-3 一般的なクロック・ジェネレータのループ・フィルタ設定
fVCO (MHz)fPFD (MHz)帯域幅 (MHz 単位)位相マージン (°)減衰係数ICP (mA)CPcap (pF)RRes (kΩ)CZcap (pF)
2400250.469700.50.6016.12.5580
2400500.9387020.608.22.5276
24001001.60700.50.808.22.5303
2457.661.441.04701.150.609.22.0331
2500250.49700.40.6013.52.5497
2500500.93701.00.6011.72.5386
240050400650.10.4011.71.5636
表 10-4 一般的な PLL 分周器設定 (1)
入力周波数 (MHz)fPFD (MHz)出力周波数 (MHz)fVCON カウンタ分周値分子分母PSA出力分周器
2550100240048該当なし該当なし46
2525100240096該当なし該当なし46
2550156.25250050該当なし該当なし44
252525240096該当なし該当なし424
252524.5762457.698507161416682942425
2525148.52376956649831662457944
1. 分数モード設定は、DCO モードのステップ・サイズである 0.1ppm に基づいています