JAJSQN0 june   2023 CDCE6214Q1TM

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 改訂履歴
  6. 5 概要 (続き)
  7. 6 デバイスの比較
  8. 7 ピン構成および機能
  9. 8 仕様
    1. 8.1  絶対最大定格
    2. 8.2  ESD 定格
    3. 8.3  推奨動作条件
    4. 8.4  熱に関する情報
    5. 8.5  EEPROM の特性
    6. 8.6  リファレンス入力、シングルエンド特性
    7. 8.7  リファレンス入力、差動特性
    8. 8.8  リファレンス入力、水晶振動子モードの特性
    9. 8.9  汎用入力特性
    10. 8.10 トリプル・レベル入力特性
    11. 8.11 ロジック出力特性
    12. 8.12 フェーズ・ロック・ループ特性
    13. 8.13 閉ループ出力ジッタの特性
    14. 8.14 入力および出力絶縁
    15. 8.15 バッファ・モードの特性
    16. 8.16 PCIe スペクトラム拡散ジェネレータ
    17. 8.17 LVCMOS 出力特性
    18. 8.18 LP-HCSL 出力特性
    19. 8.19 LVDS 出力特性
    20. 8.20 出力同期特性
    21. 8.21 パワーオン・リセット特性
    22. 8.22 I2C 互換シリアル・インターフェイスの特性
    23. 8.23 タイミング要件、I2C 互換シリアル・インターフェイス
    24. 8.24 電源特性
    25. 8.25 代表的特性
  10. 9 パラメータ測定情報
    1. 9.1 リファレンス入力
    2. 9.2 出力
    3. 9.3 シリアル・インターフェイス
    4. 9.4 PSNR テスト
    5. 9.5 クロックのインターフェイスと終端
      1. 9.5.1 リファレンス入力
      2. 9.5.2 出力
  11. 10詳細説明
    1. 10.1 概要
    2. 10.2 機能ブロック図
    3. 10.3 機能説明
      1. 10.3.1 リファレンス・ブロック
        1. 10.3.1.1 ゼロ遅延モード、内部パスおよび外部パス
      2. 10.3.2 フェーズ・ロック・ループ (PLL)
        1. 10.3.2.1 PLL 構成および分周器の設定
        2. 10.3.2.2 スペクトラム拡散クロック
        3. 10.3.2.3 デジタル制御発振器と周波数インクリメントまたはデクリメント - シリアル・インターフェイス・モードと GPIO モード
      3. 10.3.3 クロック分配
        1. 10.3.3.1 グリッチレス動作
        2. 10.3.3.2 分周器の同期
        3. 10.3.3.3 グローバルおよび個別の出力イネーブル
      4. 10.3.4 電源とパワー・マネージメント
      5. 10.3.5 コントロールピン
    4. 10.4 デバイスの機能モード
      1. 10.4.1 動作モード
        1. 10.4.1.1 フォールバック・モード
        2. 10.4.1.2 ピン・モード
        3. 10.4.1.3 シリアル・インターフェイス・モード
    5. 10.5 プログラミング
      1. 10.5.1 I2C シリアル・インターフェイス
      2. 10.5.2 EEPROM
        1. 10.5.2.1 EEPROM - 巡回冗長検査
        2. 10.5.2.2 推奨プログラミング手順
        3. 10.5.2.3 EEPROM アクセス
          1. 10.5.2.3.1 レジスタのコミット・フロー
          2. 10.5.2.3.2 ダイレクト・アクセス・フロー
        4. 10.5.2.4 レジスタ・ビットから EEPROM へのマッピング
  12. 11アプリケーションと実装
    1. 11.1 アプリケーション情報
    2. 11.2 代表的なアプリケーション
      1. 11.2.1 設計要件
      2. 11.2.2 詳細な設計手順
      3. 11.2.3 アプリケーション曲線
    3. 11.3 電源に関する推奨事項
      1. 11.3.1 パワーアップ・シーケンス
      2. 11.3.2 デカップリング
    4. 11.4 レイアウト
      1. 11.4.1 レイアウトのガイドライン
      2. 11.4.2 レイアウト例
  13. 12デバイスおよびドキュメントのサポート
    1. 12.1 デバイスのサポート
      1. 12.1.1 開発サポート
      2. 12.1.2 デバイス命名規則
    2. 12.2 ドキュメントの更新通知を受け取る方法
    3. 12.3 サポート・リソース
    4. 12.4 商標
    5. 12.5 静電気放電に関する注意事項
    6. 12.6 用語集
  14. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.23 タイミング要件、I2C 互換シリアル・インターフェイス

VDD_VCO、VDDO_12、VDDO_34、VDD_REF = 1.8V ± 5%、2.5V ± 5%、3.3V ± 5% 、TA = -40℃～105℃
パラメータテスト条件最小値代表値最大値単位
tPW_G抑制されたグリッチのパルス幅50ns
fSCLSCL クロック周波数標準100kHz
fSCLSCL クロック周波数ファースト・モード400kHz
tSU_STAスタート・コンディションのセットアップ時間SDA=VIL の前に SCL=VIH0.6µs
tH_STAスタート・コンディションのホールド時間SCL=VIL の後に SCL=VIL。この時間の経過後に、最初のクロック・エッジが生成される。0.6µs
tSU_SDAデータ・セットアップ時間SCL=VIL の後に SDA が有効、fSCL=100kHz250ns
tSU_SDAデータ・セットアップ時間SCL=VIL の後に SDA が有効、fSCL=400kHz100ns
tH_SDAデータ・ホールド時間(1)SCL=VIH の前に SDA が有効0(2)(3)µs
tVD_SDA有効なデータまたはアクノリッジ時間fSCL=100kHz(3)3.45µs
tVD_SDA有効なデータまたはアクノリッジ時間fSCL=400kHz(2)0.9µs
tPWH_SCLパルス幅 High、SCLfSCL=100kHz4.0µs
tPWH_SCLパルス幅 High、SCLfSCL=400kHz0.6µs
tPWL_SCLパルス幅 Low、SCLfSCL=100kHz4.7µs
tPWL_SCLパルス幅 Low、SCLfSCL=400kHz1.3µs
tIR入力立ち上がり時間300ns
tIF入力立ち下がり時間300ns
tOF出力立ち下がり時間10pF ≤ COUT ≤ 400pF250ns
tSU_STOPストップ・コンディションのセットアップ時間0.6µs
tBUSバス・フリー時間ストップ・コンディションからスタート・コンディションまでの時間1.3µs
(1) tH_SDA は、SCL の立ち下がりエッジから測定されたデータ・ホールド時間であり、送信中のデータとアクノリッジに適用されます。
(2) SCL 信号の立ち下がりエッジの未定義領域をブリッジするため、デバイスは SDA 信号のために (SCL 信号の VIH(min) を基準として) 300ns 以上のホールド時間を内部的に確保する必要があります。
(3) tH_SDA の最大値は、スタンダード・モードで 3.45µs、ファースト・モードで 0.9µs ですが、tVD_SDA の最大値より遷移時間の分だけ小さくする必要があります。この最大値を満たす必要があるのは、SCL 信号の Low 期間 (tPWL_SCL) を本デバイスがストレッチ (延長) しない場合に限られます。クロックが SCL をストレッチした場合、クロックが解放されるときからセットアップ時間の分だけ前に、データが有効になっている必要があります。