JAJA750A november   2021  – december 2022 TMS320F2800132 , TMS320F2800133 , TMS320F2800135 , TMS320F2800137 , TMS320F2800152-Q1 , TMS320F2800153-Q1 , TMS320F2800154-Q1 , TMS320F2800155 , TMS320F2800155-Q1 , TMS320F2800156-Q1 , TMS320F2800157 , TMS320F2800157-Q1 , TMS320F280021 , TMS320F280021-Q1 , TMS320F280023 , TMS320F280023-Q1 , TMS320F280023C , TMS320F280025 , TMS320F280025-Q1 , TMS320F280025C , TMS320F280025C-Q1 , TMS320F280033 , TMS320F280034 , TMS320F280034-Q1 , TMS320F280036-Q1 , TMS320F280036C-Q1 , TMS320F280037 , TMS320F280037-Q1 , TMS320F280037C , TMS320F280037C-Q1 , TMS320F280038-Q1 , TMS320F280038C-Q1 , TMS320F280039 , TMS320F280039-Q1 , TMS320F280039C , TMS320F280039C-Q1 , TMS320F280040-Q1 , TMS320F280040C-Q1 , TMS320F280041 , TMS320F280041-Q1 , TMS320F280041C , TMS320F280041C-Q1 , TMS320F280045 , TMS320F280048-Q1 , TMS320F280048C-Q1 , TMS320F280049 , TMS320F280049-Q1 , TMS320F280049C , TMS320F280049C-Q1

 

  1.   1
  2.   F2800x デバイスのハードウェア設計ガイド
  3.   商標
  4. 1はじめに
  5. 2代表的な F2800x システム・ブロック図
  6. 3回路図設計
    1. 3.1 パッケージとデバイスの選択
      1. 3.1.1 F2800x デバイス
        1. 3.1.1.1 TMS320F28004x
        2. 3.1.1.2 TMS320F28002x
        3. 3.1.1.3 TMS320F28003x
        4. 3.1.1.4 TMS320F280013x
      2. 3.1.2 移行ガイド
      3. 3.1.3 PinMux ツール
      4. 3.1.4 構成可能なロジック・ブロック
    2. 3.2 デジタル IO
      1. 3.2.1 汎用入出力
      2. 3.2.2 内蔵ペリフェラルとクロスバー
      3. 3.2.3 制御ペリフェラル
      4. 3.2.4 通信ペリフェラル
      5. 3.2.5 ブート・ピンとブート・ペリフェラル
    3. 3.3 アナログ IO
      1. 3.3.1 アナログ・ペリフェラル
      2. 3.3.2 アナログ・ピンの選択
      3. 3.3.3 内部および外部アナログ基準電圧
      4. 3.3.4 ADC 入力
      5. 3.3.5 駆動オプション
      6. 3.3.6 ローパス / アンチエイリアシング・フィルタ
    4. 3.4 電源
      1. 3.4.1 電源要件
      2. 3.4.2 電源シーケンス
      3. 3.4.3 VDD 電圧レギュレータ
        1. 3.4.3.1 内部レギュレータと外部レギュレータ
        2. 3.4.3.2 内部 LDO と内部 DC/DC レギュレータ
      4. 3.4.4 消費電力
      5. 3.4.5 電源サイズの計算
    5. 3.5 XRSn とシステム・リセット
    6. 3.6 クロック供給
      1. 3.6.1 内部発振器と外部発振器
    7. 3.7 デバッグとエミュレーション
      1. 3.7.1 JTAG/cJTAG
      2. 3.7.2 デバッグ・プローブ
    8. 3.8 未使用のピン
  7. 4PCB レイアウト設計
    1. 4.1 レイアウト設計の概要
      1. 4.1.1 推奨されるレイアウト・プラクティス
      2. 4.1.2 基板寸法
      3. 4.1.3 層のスタックアップ
    2. 4.2 推奨されるボード・レイアウト
    3. 4.3 部品の配置
      1. 4.3.1 パワー・エレクトロニクスに関する考慮事項
    4. 4.4 グランド・プレーン
    5. 4.5 アナログとデジタルの分離
    6. 4.6 トレースとビアを使用した信号配線
    7. 4.7 熱に関する注意事項
  8. 5EOS、EMI/EMC、ESD に関する考慮事項
    1. 5.1 電気的オーバーストレス
    2. 5.2 電磁干渉と電磁両立性
    3. 5.3 静電気放電
  9. 6重要項目の最終的なチェックリスト
  10. 7関連資料
  11. 8改訂履歴

3.4.2 電源シーケンス

F2800x デバイスが要求する、適切な電源シーケンスのための要件はわずかです。デバイスに電源を供給する前に、デジタル・ピンに VDDIO よりも 0.3V 以上高い電圧が印加されていないことを確認してください。同様に、いずれのアナログ・ピンにも VDDA よりも 0.3V 以上高い電圧が印加されていないことを確認してください。これらの各ピンには、VSS および VSSA よりも 0.3V 低い電圧を印加しないようにしてください。すべての 3.3V 電源ピン (VDDIO、VDDIO_SW (F28004x)、VDDA) には同時に電源を投入し、機能動作中は互いの差を 0.3V 以内に維持する必要があります。

上記の電圧要件を維持しないと、ADC 入力が損傷する可能性があります。ADC ピンに VDDA よりも高い電圧を駆動する可能性がある場合は、注意を払って信号を絶縁する必要があります。これは、VDDA から電源が供給されるオペアンプを使用して信号をバッファリングするか、C28x コアによって制御されるイネーブルを使用することで実現できます。オペアンプ・バッファの代わりに、アナログ・マルチプレクサまたはスイッチを使用できます。これらの設計の代わりに、デバイスのデータシートに記載されている最大クランプ電流を考慮して、ピンの電流を制限するよう設計することもできます。

内部 VREG を使用する場合、VDD シーケンシング要件はデバイスによって処理されます。VREGENZ を持つデバイスの場合、内部 VREG モードは VREGENZ が VSS に接続されているときに対応します。ただし、VDD を外部から (VREGENZ は VDDIO に接続) パワー・マネージメント・モジュール (PMM) のないデバイス (例：F28004x) に供給する場合は、VDD に 3.3V 電源と同時に電源を投入してください。つまり、VDD がオフのときは VDDIO に電源を投入しないでください。ランプ中、VDD が VDDIO よりも 0.3V 以上高くならないようにします。

PMM を搭載したこれらのデバイス (例：F28003x) では、VDD には VDDIO の後に電源を投入できます。つまり、VDD と VDDIO に同時に電源を投入する必要はありません。電源シーケンス要件の詳細については、デバイスのデータシートの「電源シーケンス」セクションを参照してください。